[0001] 本申请涉及半导体器件制备技术领域，尤其涉及一种半导体器件的制备方法。

[0002] 随着科学技术的发展，平面型半导体器件已经达到了缩小器件元胞尺寸而无法降低导通电阻的程度，主要原因是由于JFET（Junction Field‑Effect Transistor，结型场效应晶体管）颈区电阻的限制，即使采用更小的光刻尺寸，单位面积导通电阻也难以降低到2m2
Ω·cm。

[0003] 相比于平面型半导体器件，沟槽型半导体器件可以通过沟槽结构，将导电沟道从横向变为纵向，消除了JFET颈电阻，大大增加了元胞密度，提高了半导体器件的电流处理能力。

[0004] 沟槽半导体器件中，需要通过制备多级沟槽结构，以便于实现在外延层内实现较大的离子注入深度。现有的制备方法中，在对多级沟槽结构内进行离子注入时，需要去除制备多级沟槽结构的掩膜层之后，单独制备新的掩膜层，用于对多级沟槽结构进行离子注入。

[0045] 下面将结合本申请实施例中的附图，对本申请中的实施例进行清楚、完整地描述。本领域普通技术人员可知，随着技术的发展和新场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。

[0046] 显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。本申请的实施例使用的术语仅用于对本申请的具体实施例进行解释，而非旨在限定本申请。

[0047] SiC等宽禁带半导体，有着禁带宽度宽、临界击穿电场高、电子饱和漂移速度高和热导率高等优异的材料特性，因此在高压、高频和高温电力电子装置中有着广阔的应用前景。SiC MOSFET器件具有高击穿电压、低比导通电阻、高开关速度和低开关损耗的优点，平面型SiC MOSFET经过行业内多年的研究，现代技术进步已经达到了缩小MOS元胞尺寸而无法降低导通电阻的程度，主要原因是由于JFET颈区电阻的限制，即使采用更小的光刻尺寸，2
单位面积导通电阻也难以降到2mΩ·cm，而沟槽结构可以有效解决这个问题，其使导电沟道从横向变为纵向，相比普通结构消除了JFET颈电阻，大大增加了元胞密度，提高了功率半导体的电流处理能力。

[0048] 然而，沟槽型SiC MOSFET器件在实际工艺制作和应用中仍然存在问题：SiC漂移区的高电场导致栅氧化层上的电场很高，这个问题在槽角处加剧，从而在高漏极电压下造成栅氧化层迅速击穿，而由于SiC等宽禁带半导体中P型离子注入深度有限，导致很多针对性的沟槽栅极保护结构和抗浪涌设计从工艺上难以实现。

[0049] 针对SiC等宽禁带半导体中P型注入深度有限且掺杂元素难以扩散的问题，可以采用多级沟槽加离子注入的方法解决，这样无需高能量高剂量的离子注入即可在SiC材料中形成更深的P型离子注入区，以便于在SiC材料中形成P+掺杂掩蔽层或是结控二极管。

[0050] 参考图1和图2，图1为基于单级沟槽的离子注入原理示意图，图2为基于多级沟槽的离子注入原理示意图。

[0051] 如图1所示，当需要在单级沟槽13的表面内形成一体连续的离子注入区11时，随着外延层15中沟槽深度的增大，在对单级沟槽13进行离子注入时，会导致沟槽侧壁和底部的离子注入区11不连续。

[0052] 如图2所示，当需要在多级沟槽12的表面内形成一体连续的离子注入区11时，基于多级沟槽12所具有的台阶结构，可以在多级沟槽12表面内形成良好形貌的一体连续的离子注入区11。

[0053] 另外，单级沟槽13不容易在沟槽表面内形成多个分离的离子注入区11时，而多级沟槽12可以基于各级沟槽之间的台阶结构，便于精确的在多级沟槽12的至少两级沟槽的表面内形成多个分离的离子注入区11。

[0054] 若要形成具有图2所示一体连续离子注入区的多级沟槽12，常规制备工艺如图3‑图8所示。

[0055] 参考图3‑图8，图3‑图8为一种半导体器件的制备方法在不同工艺步骤的器件结构图，该制备方法包括：如图3所示，基于一层掩膜层14，多次刻蚀后形成多级沟槽12。由于掩膜层14具有与多级沟槽12最上方的一级沟槽开口宽度相同的刻蚀窗口，掩膜层14覆盖了最上方一级沟槽的开口四周的外延层15，需要如图4所示，剥离外延层15表面上用于形成多级沟槽13的掩膜层14。再如图5所示，在多级沟槽12内填充掩膜材料，掩膜材料还覆盖外延层15的上表面。而后，通过光刻工艺，在外延材料的表面上形成图形化的光刻胶层10。最后如图6所示，基于光刻胶层10对掩膜材料进行刻蚀，去除多级沟槽12内的掩膜材料，保留外延层15上表面上的外延材料，以形成具有注入窗口的另一层掩膜层14，之后去除光刻胶层10。
注入窗口的宽度大于最上方的一级沟槽开口宽度，以便于基于具有注入窗口的另一层掩膜层14进行离子注入时，能够形成如图2所示的一体连续的离子注入区11。

[0056] 如上述描述，常规制备方法中，在多级沟槽12中形成一体连续的离子注入区11时，需要剥离原有用于刻蚀形成多级沟槽的掩膜层14，单独制备用于离子注入的新的掩膜层14。否则，如果直接基于图3所示结构进行离子注入，所形成的离子注入区11如图7所示，由于原有用于多级沟槽12刻蚀的掩膜层14的遮挡，会导致最上方一级沟槽的侧壁内无法完成离子注入，从而导致半导体器件中离子注入区11无法通过外延层15上方的金属层进行接地，具有漏电风险。

[0057] 另外，虽然图3‑图6所示工艺流程能够形成如图2的一体连续的离子注入区11，但是如图8所示，由于形成新的掩膜层14过程需要在多级沟槽12内填充掩膜材料，如图8所示，在基于光刻胶层10刻蚀去除多级沟槽12内的掩膜材料时，会导致各级沟槽底部槽角位置容易残留掩膜材料，影响离子注入深度以及剂量。离子注入区11为P型注入区，用于作为P+掺杂掩蔽层时，会影响P型掩蔽效果偏离设计值。

[0058] 基于上述描述可知，由于SiC材料中P型离子注入深度有限，一方面导致很多针对性的沟槽栅极保护结构和抗浪涌设计从工艺上难以实现，另一方面，难以制备超结器件。虽然多级沟槽结构可以解决SiC材料中P型注入深度有限问题，可以使用较低注入能量实现较深的P型离子注入，但是在制备出多级沟槽之后，需要重新制备离子注入的掩膜图形，新的掩膜图形的制备需要增加光刻工艺，增大了制备工艺的复杂度，且在沟槽底部槽角位置存在掩膜材料残留的问题。

[0059] 而且目前还未有较为成熟的制备工艺用于在多级沟槽的局部区域内形成多个分离的离子注入区11，在半导体器件设计时若需要在多级沟槽12的台阶上进行选择性离子注入以实现特殊的离子注入区11设计，目前工艺还难以达到。

[0060] 有鉴于此，本申请实施例提供了一种半导体器件的制备方法，包括：

[0061] 提供外延片，外延片包括半导体衬底以及位于半导体衬底上表面的外延层；

[0062] 在外延层的上表面形成具有第1通孔的第1掩膜层；

[0063] 在具有第i通孔的第i掩膜层表面上形成具有第i+1通孔的第i+1掩膜层；

[0064] 基于第i+1通孔对外延层进行刻蚀，在外延层的上表面内形成第i级沟槽，以在外延层的上表面内形成M级沟槽结构的第1级沟槽至第M级沟槽；其中，M为大于1的正整数；形成第i级沟槽前，第i+1掩膜层覆盖第i掩膜层的顶部，且覆盖第i通孔的侧壁以及底部，i为不大于M的正整数；第1通孔至第M+1通孔的孔径依次减小，第1级沟槽至第M级沟槽的宽度依次降低；

[0065] 基于第1掩膜层至第M+1掩膜层中的至少一者形成自对准离子注入窗口，进行自对准离子注入，在M级沟槽结构的表面内形成离子注入区。

[0066] 该制备方法可以基于第1掩膜层至第M+1掩膜层，在外延层的上表面内形成具有第1级沟槽至第M级沟槽的M级沟槽结构。第1掩膜层至第M+1掩膜层依次具有第1通孔至第M+1通孔，第1通孔至第M+1通孔的孔径依次减小，形成第i级沟槽前，第i+1掩膜层覆盖第i掩膜层的顶部，且覆盖第i通孔的侧壁以及底部。这样，基于第i+1通孔对外延层进行刻蚀，可以在外延层的上表面内形成M级沟槽结构的第i级沟槽，以在外延层的表面内形成具有第1级沟槽至第M级沟槽的M级沟槽结构。

[0067] 另外，由于该制备方法可以在根据前一层掩膜层中的通孔形成对应的一级沟槽之后，再形成下一层掩膜层，可以使得各级沟槽的表面分别对应一层掩膜层进行覆盖，因此，在至少两层掩膜层具有的湿法腐蚀选择比时，可以直接利于用第1掩膜层至第M+1掩膜层中的至少一者形成自对准离子注入窗口，可以基于自对准离子注入窗口进行自对准离子注入，从而可以在M级沟槽结构的表面内形成离子注入区，无需再单独制备用于离子注入的掩膜层。

[0068] 本申请实施例中，以在SiC外延层中进行P型离子注入为例对半导体器件的制备方法进行说明。易知的，半导体器件中外延层不局限于为SiC材料，也可以为其他材料的外延层，如可以用于Si外延层、GaN外延层以及GaAs外延层等较大深度的多级沟槽离子注入；离子注入不局限于为P型注入，可以为P型注入，也可以为N型注入。

[0069] 为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施例对本申请作进一步详细的说明。

[0070] 参考图9‑图25，图9‑图25为本申请实施例提供的一种半导体制备方法在不同工艺步骤的器件结构图，该制备方法包括：

[0071] 步骤S11：如图9所示，提供外延片18，外延片18包括半导体衬底16以及位于半导体衬底16上表面的外延层15。

[0072] 可选地，为了优化半导体器件的性能，可以在半导体衬底16的表面上先形成漂移层17，在漂移层17的表面上形成外延层15。

[0073] 其他方式中，也可以直接在半导体衬底16的上表面形成外延层15。

[0074] 步骤S12：如图10‑图12所示，在外延层15的上表面形成具有第1通孔Via1的第1掩膜层EL1。

[0075] 在步骤S12中，可以先如图10所示，在外延层15的表面上先形成整面覆盖的第1掩膜层EL1，再如图11所示，通过光刻工艺在第1掩膜层EL1的表面上形成图形化的光刻胶层10，最后如图12所示，基于图形化的光刻胶层10对第1掩膜层EL1进行刻蚀，以在第1掩膜层EL1中形成第1通孔Via1。

[0076] 步骤S13：在具有第i通孔Viai的第i掩膜层ELi表面上形成具有第i+1通孔Viai+1的第i+1掩膜层ELi+1。

[0077] 若i=1，如图13所示，在具有第1通孔Via1的第1掩膜层EL1表面上形成具有第2通孔Via2的第2掩膜层EL2。

[0078] 步骤S14：如图14‑图18所示，基于第i+1通孔Viai+1对外延层15进行刻蚀，在外延层15的上表面内形成第i级沟槽GRi，以在外延层15的上表面内形成M级沟槽结构的第1级沟槽至第M级沟槽。

[0079] 其中，M为大于1的正整数；形成第i级沟槽GRi前，第i+1掩膜层ELi+1覆盖第i掩膜层ELi的顶部，且覆盖第i通孔Viai的侧壁以及底部，i为不大于M的正整数；第1通孔Via1至第M+1通孔Via M+1的孔径依次减小，第1级沟槽GR1至第M级沟槽GR M的宽度依次降低。

[0080] 在步骤S14中，如图13所示，在形成第1级沟槽GR1前，第2掩膜层EL2覆盖第1掩膜层EL1的顶部，且覆盖第1通孔Via1的侧壁以及底部。

[0081] i=1时，如图14所示，基于第2通孔Via2对外延层15进行刻蚀，在外延层15的上表面内形成M级沟槽结构的第1级沟槽GR1。

[0082] i=2时，如图15所示，形成第1级沟槽GR1后，在具有第2通孔Via2的第2掩膜层EL2表面上形成具有第3通孔Via3的第3掩膜层EL3。再如图16所示，基于第3通孔Via3对外延层15进行刻蚀，在外延层15的上表面内形成M级沟槽结构的第2级沟槽GR2。

[0083] i=3时，如图17所示，形成第2级沟槽GR2后，在具有第3通孔Via3的第3掩膜层EL3表面上形成具有第4通孔Via3的第4掩膜层EL4。再如图18所示，基于第4通孔Via4对外延层15进行刻蚀，在外延层15的上表面内形成M级沟槽结构的第3级沟槽GR3。

[0084] 基于上述描述可知，本申请实施例所提供的制备方法可以基于M+1层掩膜层制备M级沟槽结构。本申请实施例中以M=3为例进行图示说明，需要说明的是，不局限于M=3，M可以为任意大于1的正整数，如M可以为2、或4、或5等任意大于1的正整数。

[0085] 其中，第1级沟槽至第M‑1级沟槽中，第a级沟槽的侧壁覆盖有第a+2掩膜层，a为不大于M‑1的正整数。如图18所示，a=1时，第1级槽GR1的侧壁覆盖有第3掩膜层EL3；a=2时，第2级槽GR2的侧壁覆盖有第4掩膜层EL4。

[0086] 如图14、图16和图18所示，在基于第i+1通孔Viai+1对外延层15进行刻蚀，在外延层15的上表面内形成第i级沟槽GRi时，同步去除第i通孔Viai外部的第i+1掩膜层ELi+1以及第i通孔Viai底部的第i+1掩膜层ELi+1，保留第i通孔Viai侧壁上的第i+1掩膜层ELi+1，基于此进一步对外延层15进行刻蚀，以形成第i级沟槽GRi。

[0087] i=1，如图14所示，基于第2通孔Via2对外延层15进行刻蚀，在外延层15的上表面内形成第1级沟槽GR1时，同步去除第1通孔Via1外部的第2掩膜层EL2以及第1通孔Via1底部的第2掩膜层EL2，保留第1通孔Via1侧壁上的第2掩膜层EL2，基于此进一步对外延层15进行刻蚀，以形成第1级沟槽GR1。

[0088] i=2，如图16所示，在基于第3通孔Via3对外延层15进行刻蚀，在外延层15的上表面内形成第2级沟槽GR2时，同步去除第2通孔Via2外部的第3掩膜层EL3以及第2通孔Via2底部的第3掩膜层EL3，保留第2通孔Via2侧壁上的第3掩膜层EL3，基于此进一步对外延层15进行刻蚀，以形成第2级沟槽GR2。

[0089] i=3，如图18所示，在基于第4通孔Via4对外延层15进行刻蚀，在外延层15的上表面内形成第3级沟槽GR3时，同步去除第3通孔Via3外部的第4掩膜层EL4以及第3通孔Via3底部的第4掩膜层EL4，保留第3通孔Via3侧壁上的第4掩膜层EL4，基于此进一步对外延层15进行刻蚀，以形成第3级沟槽GR3。

[0090] 步骤S15：如图19‑图21所示，基于第1掩膜层EL1至第M+1掩膜层ELM+1中的至少一者形成自对准离子注入窗口19，进行自对准离子注入，在M级沟槽结构的表面内形成离子注入区11。

[0091] 在步骤S15中，如图19所示，通过去除第3掩膜层EL3，利用第2掩膜层EL2和第4掩膜层EL4形成自对准离子注入窗口19，自对准离子注入窗口19露出第1级沟槽GR1的底部，故可以如图20所示，通过自对准离子注入窗口19向第2级沟槽GR2的侧壁表面内进行离子注入形成离子注入区11，还可以同步在第3级沟槽GR3的底部表面内进行离子注入形成离子注入区11。完成离子注入之后，保留位于第1掩膜层EL1，去除第2掩膜层EL2和第4掩膜层EL4。

[0092] 基于上述描述可知，本申请实施例所提供的制备方法可以基于第1掩膜层EL1至第M+1掩膜层ELM+1，在外延层15的上表面内形成具有第1级沟槽GR1至第M级沟槽GRM的M级沟槽结构。第1掩膜层EL1至第M+1掩膜层ELM+1依次具有第1通孔Via1至第M+1通孔ViaM+1，第1通孔Via1至第M+1通孔ViaM+1的孔径依次减小，形成第i级沟槽GRi前，第i+1掩膜层ELi+1覆盖第i掩膜层ELi的顶部，且覆盖第i通孔Viai的侧壁以及底部。这样，基于第i+1通孔Via i+1对外延层15进行刻蚀，可以在外延层15的上表面内形成M级沟槽结构的第i级沟槽GRi，以在外延层15的表面内形成具有第1级沟槽GR1至第M级沟槽GRM的M级沟槽结构。

[0093] 另外，由于该制备方法可以在根据前一层掩膜层中的通孔形成对应的一级沟槽之后，再形成下一层掩膜层，可以使得各级沟槽的表面分别对应一层掩膜层进行覆盖，因此，在至少两层掩膜层具有的湿法腐蚀选择比时，可以直接利于用第1掩膜层EL1至第M+1掩膜层ELM+1中的至少一者形成自对准离子注入窗口19，可以基于自对准离子注入窗口19进行自对准离子注入，从而可以在M级沟槽结构的表面内形成离子注入区11，无需再单独制备用于离子注入的掩膜层。

[0094] 由于第1通孔Via1至第M+1通孔ViaM+1的孔径依次减小，故对应形成的第1级沟槽GR1至第M级沟槽GRM的宽度依次减小，从而使得的相邻两级沟槽之间形成台阶，前一级沟槽的底部为相邻后一级沟槽的开口顶部区域。

[0095] 在本申请实施例中，如图18所示，基于第M+1通孔ViaM+1在外延层15的上表内形成第M级沟槽结构后，第2掩膜层EL2至第M+1掩膜层ELM+1的顶部与第1掩膜层EL1的上表面齐平；第1级沟槽GR1至第M‑1级沟槽GRM‑1中，第a级沟槽GRa的侧壁覆盖有第a+2掩膜层ELa+2，a为不大于M‑1的正整数。若M=3，第1级沟槽GR1至第2级沟槽GRM‑1中，第1级沟槽GR1的侧壁覆盖有第
3掩膜层EL3，第2级沟槽GR2的侧壁覆盖有第4掩膜层EL4。

[0096] 本申请实施例中，如图18所示，基于第1掩膜层EL1至第M+1掩膜层ELM+1，依次在外延层15的上表面内形成第1级沟槽GR1至第M级沟槽GRM之后，第2掩膜层EL2至第M+1掩膜层ELM+1保留在外延层15厚度方向（图18中竖直方向）的部分，可以使得各层掩膜层在各级沟槽的宽度方向（图18中水平方向）依次层叠，这样，当去除第2掩膜层EL2至第M+1掩膜层ELM+1中的一者或是多者之后，可以露出M级沟槽结构的设定区域进行离子注入。

[0097] 因此，本申请实施例中，不仅可以利用第1掩膜层EL1至第M+1掩膜层ELM+1制备M级沟槽结构，还可以选择性的去除第2掩膜层EL2至第M+1掩膜层ELM+1中的一者或是多者，复用至少一层掩膜层形成自对准离子注入窗口19，以选择性的在M级沟槽结构的设定区域内进行离子注入，可控的对M级沟槽结构设定区域进行离子注入。

[0098] 在本申请实施例的一种实施方式中，第i掩膜层ELi与第i+1掩膜层ELi+1具有湿法腐蚀选择比，即任意相邻的两层掩膜层均具有湿法腐蚀选择比。这样，在形成图18所示器件结构之后，可以利用相邻掩膜层之间的湿法腐蚀选择比，选择性的去除第2掩膜层EL2至第M+1掩膜层ELM+1中的一者或是多者，以选择M级沟槽结构内需要进行离子注入的区域。

[0099] 若第i掩膜层ELi与第i+1掩膜层ELi+1具有湿法腐蚀选择比，本申请实施例所提供的制备方法中，一种实施方式中，在M级沟槽结构的表面内形成离子注入区11的方法包括：基于湿法腐蚀选择比，去除第j掩膜层ELj，保留其他掩膜层，以露出第j‑1级沟槽GRj‑1的开口四周区域；j为大于1且不大于M+1的正整数；以第j‑1掩膜层ELj‑1与第j+1掩膜层ELj+1之间的间隙为自对准离子注入窗口19，进行自对准离子注入，在第j‑1级沟槽GRj‑1的侧壁表面内以及第M级沟槽GRM的底部表面内分别形成离子注入区11，从而可以在M级沟槽结构的表面内形成多个分离的离子注入区11。

[0100] 若j=3，则可以如图19所示，基于湿法腐蚀选择比，去除第3掩膜层EL3，保留其他掩膜层，以露出第2级沟槽GR2的开口四周区域（该区域为第1级沟槽GR1的底部区域）；以第2掩膜层EL2与第4掩膜层EL4之间的间隙为自对准离子注入窗口19，进行自对准离子注入之后，可以如图20所示，在第2级沟槽GR2的侧壁表面内以及第3级沟槽GR3的底部表面内分别形成离子注入区11。

[0101] 以M=3为例，当第i掩膜层ELi与第i+1掩膜层ELi+1具有湿法腐蚀选择比时，若j=2，则可以露出第1级沟槽GR1的开口四周区域，从可以在第1级沟槽GR1的侧壁内形成离子注入区11；若j=3，则可以露出第2级沟槽GR2的开口四周区域，从可以在第2级沟槽GR2的侧壁内形成离子注入区11；若j=4，则可以露出第3级沟槽GR3的开口四周区域，从可以在第3级沟槽GR3的侧壁内形成离子注入区11。

[0102] 因此，若第i掩膜层ELi与第i+1掩膜层ELi+1具有湿法腐蚀选择比，本申请实施例中，在图18所示器件结构的基础上，可以基于需求选择去除第2掩膜层EL2至第M+1掩膜层ELM+1中的一者或是多者，以准确M级沟槽结构内需要进行离子注入的区域。

[0103] 本申请实施例中，外延层15与离子注入区11的掺杂类型可以不同，从而可以形成结控二极管。此时，在第M级沟槽结构的表面内形成多个离子注入区11之后，制备方法还可以如图22所示，还包括：保留具有第1通孔的第1掩膜层EL1，去除其他掩膜层之后，在M级沟槽结构内形成欧姆接触层20，欧姆接触层20覆盖M级沟槽结构的表面以及第1通孔Via1所露出的外延层15上表面，以基于M级沟槽结构形成多个结控二极管；在M级沟槽结构填充介质材料21。

[0104] 在图22所示方式中，由于第M级沟槽结构的表面内形成有多个分离的离子注入区11，从而可以在外延层15内形成多个PN结构，以形成多个结控二极管。该方式可用于在沟槽栅极MOS的两个沟槽栅极之间形成沟槽结控二极管结构，沟槽结控二极管结构如图22所示具有多个互连的结控二极管，可以用于优化沟槽MOS的器件性能。

[0105] 为了便于基于湿法腐蚀选择比有效去除掩膜层，设置第i掩膜层ELi与第i+1掩膜层ELi+1具有不小于100的湿法腐蚀选择比。

[0106] 当相邻两掩膜层具有不小于100的湿法腐蚀选择比时，基于相邻掩膜层之间较大的湿法腐蚀选择比，可以有效去除掩膜层，防止掩膜材料残留。

[0107] 在本申请实施例的一种实施方式中，还可以设置第1掩膜层EL1与第2掩膜层EL2具有湿法腐蚀选择比；第2掩膜层EL2至第M+1掩膜层ELM+1为相同材料膜层，即第2掩膜层EL2至第M+1掩膜层ELM+1湿法腐蚀速率相同，无湿法腐蚀选择比。该方式中，如图18形成M级沟槽结构之后，在M级沟槽结构的表面内形成离子注入区11的方法包括：

[0108] 首先，如图23所示，基于湿法腐蚀选择比，去除第2掩膜层EL2至第M+1掩膜层ELM+1。由于第2掩膜层EL2至第M+1掩膜层ELM+1为相同材料膜层，故第2掩膜层EL2至第M+1掩膜层ELM+1可以同步去除。由于第1掩膜层EL1与第2掩膜层EL2具有湿法腐蚀选择比，故可以基于湿法腐蚀选择比，在同步去除第2掩膜层EL2至第M+1掩膜层ELM+1时，保留第1掩膜层EL1。可选地，同上述，湿法腐蚀选择比不小于100。

[0109] 然后，如图24所示，以第1掩膜层EL1中的第1通孔Via1为自对准离子注入窗口19，进行自对准离子注入，对M级沟槽结构进行离子注入，以在M级沟槽结构的表面内以及第1级沟槽的开口四周形成一体的离子注入区11。

[0110] 在图23和图24所示方式中，第2掩膜层EL2至第M+1掩膜层ELM+1为相同材料膜层，这样可以均与第1掩膜层EL1具有湿法腐蚀选择比，基于湿法腐蚀选择比可以同步去除第2掩膜层EL2至第M+1掩膜层ELM+1，并保留第1掩膜层EL1，以第1掩膜层EL1中的第1通孔Via1为自对准离子注入窗口19，可以在M级沟槽结构的表面内形成一体连续的离子注入区11。该方式中，在各级沟槽的侧壁以及底部均可以进行离子注入，从而形成一体连续的离子注入区11，且离子注入区11顶部位于第1通孔Via1所露出的外延层15表面内。

[0111] 本申请实施例中不局限于通过图23和图24所示方式形成一体连续的离子注入区11，在上述实施方式中，若第i掩膜层ELi与第i+1掩膜层ELi+1具有湿法腐蚀选择比，也可以通过多次腐蚀去除第2掩膜层EL2至第M+1掩膜层ELM+1之后再进行离子注入，同样可以在M级沟槽结构内形成一体连续的离子注入区11。

[0112] 在本申请实施例中，若在M级沟槽结构的表面内形成一体连续的离子注入区11，可以基于一体连续的离子注入区11形成结控二极管。此时，外延层15与离子注入区11的掺杂类型不同，以形成结控二极管；在形成多个离子注入区11之后，如图25所示，制备方法还包括：去除第1掩膜层EL1之后，在M级沟槽结构内填充介质材料21；形成第一电极22和第二电极23；第一电极22覆盖外延层15的上表面，第二电极23覆盖半导体衬底16的下表面；其中，一体的离子注入区11与外延层15之间形成一个结控二极管。

[0113] 在图25所示方式，可以在M级沟槽结构的表面内形成一体连续的离子注入区11，进而在M级沟槽结构形成一个整体的结控二极管，用于优化半导体器件性能。该方式可以用于制备超结或是半超结器件。

[0114] 可选地，外延层15为N型掺杂的碳化硅层；基于P型离子对M级沟槽结构的表面内进行离子注入。该方式可以实现在碳化硅材料中较大深度的P型离子注入。

[0115] 本申请实施例，如图13到图14所示工艺过程，图15到图16所示工艺过程，图17到图18所示工艺过程，在可是形成各级沟槽时，需要刻蚀去除第1掩膜层EL1表面上的其他掩膜层，以使得各掩膜层与第1掩膜层EL1的上表面齐平。多次刻蚀过程会对第1掩膜层EL1的厚度造成损耗，为避免第1掩膜层EL1发生过刻蚀问题，设置第2掩膜层EL2至第M+1掩膜层ELM+1的厚度均小于第1掩膜层EL1的厚度。

[0116] 在本申请实施例的一种实施方式中，可以设置第2掩膜层EL2至第M+1掩膜层ELM+1的厚度均相同，便于第2掩膜层EL2至第M+1掩膜层ELM+1的工艺制备。

[0117] M级沟槽结构具有M级台阶。第i级沟槽的开口四周区域为第i级台阶。如图18所示，M=3时，第1级沟槽GR1的开口四周为第1级台阶，第2级沟槽的开口四周为第2级台阶，第3级沟槽的开口四周为第3级台阶。第i+1外延层ELi+1可以形成M级沟槽结构的第i级沟槽。如图18所示，第2外延层EL2可以形成M级沟槽结构的第1级沟槽，第3外延层EL3可以形成M级沟槽结构的第2级沟槽，第4外延层EL4可以形成M级沟槽结构的第3级沟槽。

[0118] 若第2掩膜层EL2至第M+1掩膜层ELM+1的厚度均相同，如图18所示，可以使得M级沟槽结构中各级台阶具有相同的宽度。

[0119] 在本申请实施例中，还可以设置第2掩膜层EL2至第M+1掩膜层ELM+1中的至少两者的厚度不同，如是可以在M级沟槽结构中形成至少两种宽度的台阶。该方式中，当选择性的去除第2掩膜层EL2至第M+1掩膜层ELM+1中的一者或是多者，以在M级沟槽结构形成多个分离的离子注入区11时，可以选择不同宽度的台阶表面进行离子注入，以形成所需宽度的离子注入区11，以便于可以灵活的控制离子注入区11的横向宽度，可以更好的优化器件性能。当第2掩膜层EL2至第M+1掩膜层ELM+1中的至少两者的厚度不同，若在M级沟槽结构中形成一体连续的离子注入区11时，可以通过设置各个掩膜层的厚度，控制各级台阶位置所对应离子注入区11的横向宽度，可以使得一体连续的离子注入区11在各台阶区域具有多样性的横向宽度。该方式通过调节各个掩膜层的相对厚度，便可以实现离子注入区11的横向宽度在不同台阶的差异化设计，从而可以优化器件性能。

[0120] 若第2掩膜层EL2至第M+1掩膜层ELM+1中的至少两者的厚度不同，进一步的，可以设置第2掩膜层EL2至第M+1掩膜层ELM+1的厚度逐渐增大。此时，第1级台阶至第M级台阶的宽度依次增大，这样，可以使得台阶的宽度与台阶的深度正相关，台阶深度越大，则台阶的宽度越大，便于对深度较大的台阶表面进行离子注入，以保证深度较大的沟槽侧壁内离子注入区11的注入效果。

[0121] 可以通过等离子体增强化学气相沉积（PECVD）工艺制备各层掩膜层。掩膜层的沉积厚度范围可以是150℃ 350℃。~

[0122] 本申请实施例中，第1掩膜层EL1的厚度范围可以为2μm~5μm。第2掩膜层EL2至第M+1掩膜层ELM+1中，各层掩膜层在刻蚀之前包括覆盖第1掩膜层EL1的第一膜层部分以及位于前一级通孔内的第二膜层部分。第一膜层部分的厚度范围可以为200nm 1200nm，第二部分膜~层的厚度范围可以为100nm~400nm。对于第2掩膜层EL2至第M+1掩膜层ELM+1中的任一掩膜层，由于第二膜层部分位于通孔的表面内，沉积深度较大，而第一部分膜层直接沉积在第1掩膜层EL1的上表面，故第一膜层部分的厚度大于第二膜层部分的厚度。

[0123] 通过上述描述可知，本申请实施例所提供的制备方法可以基于M+1层掩膜层在外延层15中制备M级沟槽结构。掩膜层的材料可以为氧化硅、氮化硅和多晶硅中的任一种，不同材料的掩膜层具有较大的湿法腐蚀选择比。若氮化硅与氧化硅的湿法腐蚀选择比大于100，氮化硅与多晶硅的湿法腐蚀选择比大于100。可以根据需求设置各掩膜层的材料，掩膜层的材料不局限于为氧化硅、氮化硅和多晶硅等，还可以为其他无机材料，本申请实施例对于掩膜层的材料不做限定。

[0124] 可以设置各层掩膜层的材料均不同，如是可以使得各层掩膜层分别具有不同的湿法腐蚀速度，任意两层掩膜层之间均具有湿法腐蚀选择比，以便于基于湿法腐蚀选择比利用掩膜层形成自对准离子注入窗口19。

[0125] 还可以设置第i掩膜层ELi为第一材料，第i+1掩膜层ELi+1为第二材料，第一材料与第二材料具有湿法腐蚀选择比。这样，第1掩膜层EL1至第M+1掩膜层ELM+1中，可以形成第一材料掩膜层和第二材料掩膜层的交替层叠结构，任意相邻的两层掩膜层之间均具有湿法腐蚀选择比，以便于基于湿法腐蚀选择比利用掩膜层形成自对准离子注入窗口19。

[0126] 还可以设置第1掩膜层EL1至第M+1掩膜层ELM+1中至少两者为不同材料，从而可以使得所述至少两者具有湿法腐蚀选择比，以便于基于湿法腐蚀选择比利用掩膜层形成自对准离子注入窗口19。

[0127] 本申请实施例中，可以根据通过用于制备M级沟槽结构的掩膜层形成自对准离子注入窗口19，在去除第2掩膜层EL2至第M+1掩膜层ELM+1中的至少一者之后，保留其他掩膜层以形成自对准离子注入窗口19，基于自对准离子注入窗口19，直接进行离子注入，大大简化多级沟槽刻蚀后离子注入的工艺流程，无需再次沉积薄膜及光刻图形化，制备工艺简单，制作成本低。同时还可以避免多级沟槽内再次沉积掩膜材料时，由于槽角位置刻蚀不干净导致的掩膜材料残留问题。

[0128] 如上述，本申请实施例中，可以进一步基于M级沟槽结构中的离子注入区11，形成结控二极管，结控二极管的导通压降小于器件的体二极管，从而可以屏蔽体二极管的导通，而结控二极管是一种单极器件，不存在少子存储效应，可以显著降低半导体器件的开关损耗。

[0129] 本申请实施中，若在M级沟槽结构中形成一体连续的离子注入区11，离子注入区11不局限于形成位于两个沟槽栅极之间的结控二极管，M级沟槽结构还可以用于形成半导体器件的沟槽栅极，一体连续的离子注入区11还可以作为沟槽栅极的栅极介质层表面下的电场掩蔽层，以提高器件耐压，防止栅极介质层在各级槽角位置被击穿。

[0130] 可选地，本申请实施例中，外延片18可以为碳化硅等宽禁带半导体材料，注入离子可以为P型离子，本申请实施例所提供的制备方法可以通过多级沟槽结合离子注入的方法解决宽禁带半导体材料中P型离子注入深度有限且P型离子难以扩散的问题，无需高能量高剂量的离子注入区便可以在宽禁带半导体材料中实现更深的P型离子掺杂。

[0131] 本申请实施例中，多层掩膜层可以依次在各级通孔的侧壁上形成沿横向层叠的侧墙堆叠结构，如图18所示，第2掩膜层EL2可以形成覆盖第1通孔Via1的侧墙，第3掩膜层EL3可以形成覆盖第2通孔Via2的侧墙，第4掩膜层EL4可以形成覆盖第3通孔Via3的侧墙，第2掩膜层EL2至第4掩膜层EL4形成横向层叠的侧墙堆叠结构。该制备方法可以省去多次光刻工艺，简化多级沟槽的制备工艺。同时可以通过控制侧墙的厚度来控制每一级台阶的宽度，使得多级台阶的最小线宽不受光刻精度的限制，还可以控制各级台阶所对应离子注入区11的横向宽度。

[0132] 本申请的说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。本申请实施例所提供的实施例，在不矛盾的情况下可以相互组合。

[0133] 需要说明的是，在本申请的描述中，需要理解的是，附图和实施例的描述是说明性的而不是限制性的。贯穿说明书实施例的同样的附图标记标识同样的结构。另外，处于理解和易于描述，附图可能夸大了一些层、膜、面板、区域等厚度。同时可以理解的是，当诸如层、膜、区域或基板的元件被称作“在”另一元件“上”时，该元件可以直接在其他元件上或者可以存在中间元件。另外，“在…上”是指将元件定位在另一元件上或者另一元件下方，但是本质上不是指根据重力方向定位在另一元件的上侧上。

[0134] 术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。

[0135] 还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。

[0136] 对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。