[0001] 本发明涉及半导体制造工艺领域，尤其涉及一种瞬态电压抑制器制造工艺领域。

[0002] 静电放电(Electrostatic Discharge，ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中，瞬态电压抑制器(TransientVoltage Suppressor，TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。

[0003] 低电容TVS结构适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。为了改善TVS的反向特性，提高器件可靠性，通常采用保护环结构和金属场板结构，但是这两种结构引入的附加电容大，而且器件面积大，降低了器件性能，提高了器件制造成本，且工艺复杂。

[0031] 需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

[0032] 在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

[0033] 本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，在其他实施例中，第一导电类型也可以为P型，第二导电类型也可以为N型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。

[0034] 下面将参考附图并结合实施例来详细说明本发明。

[0035] 如图1所示为本发明实施例提供的功率器件制备方法的流程示意图，包括：

[0036] S101：提供第一导电类型的衬底10。

[0037] 具体的，请参见图2，所述衬底10作为半导体器件的载体，主要起到支撑的作用，所述衬底10的材质可以为硅衬底10、锗衬底10等，在本实施方式中，所述衬底10的材质优选为硅衬底10，硅为最常见、低廉且性能稳定的半导体材料。在本发明的实施例中，所述第一导电类型为N型，所述衬底10的掺杂离子为磷或砷等。

[0038] S103：在所述衬底10的侧壁刻蚀形成第一横向沟槽12和第二横向沟槽14。

[0039] 具体的，请参见图2，在衬底10上形成图形化的掩膜层，沿掩膜层中的图形刻蚀衬底10，形成第一横向沟槽12和第二横向沟槽14，并去除掩膜层，第一横向沟槽12和第二横向沟槽14不连接，优选的，采用干法刻蚀形成的结构形状易于控制，优选的，第一横向沟槽12和第二横向沟槽14在衬底10呈中心对称结构，形成的器件性能更优。

[0040] S105：在所述第一横向沟槽12和所述第二横向沟槽14内进行热氧化形成氧化硅。

[0041] 具体的，请参见图3，采用低压化学气相淀积(Low Pressure Chemical Vapor Deposition，LPCVD)在炉管进行低温淀积形成氧化硅，这种方法具有生产成本低、生长速度快、纯度高、成膜致密、均匀性好、生产效率高等优点。在衬底10侧面刻蚀形成沟槽隔离结构，使得器件横向放电面积比常规产品大，提高了器件原胞面积。

[0042] S107：在所述衬底10上表面刻蚀形成第三沟槽20和第四沟槽30，所述第三沟槽20和所述第四沟槽30分别与所述第一横向沟槽12和所述第二横向沟槽14内的氧化硅接触。

[0043] 具体的，请参见图4，在衬底10上形成图形化的掩膜层，沿掩膜层中的图形刻蚀衬底10，形成第三沟槽20和第四沟槽30，并去除掩膜层，第三沟槽20和第四沟槽30分别与第一横向沟槽12和第二横向沟槽14内的氧化硅接触，优选的，采用干法刻蚀形成的结构形状易于控制，优选的，第三沟槽20和第四沟槽30在衬底10成对称结构，形成的器件性能更优。并且该方法只需要进行3次光刻形成沟槽，工艺简单，无需进行离子注入，降低了制造成本。

[0044] S109：在所述第三沟槽20和所述第四沟槽30内填充第二导电类型杂质分别形成第一外延层22和第二外延层32。

[0045] 具体的，请参见图5，填充方式采用外延生长方式，采用二氯二氢硅作为外延生长的硅源进行硅外延生长，外延温度设在低温外延区间，并用选择性外延的方法，使沟槽内部硅正常生长、沟槽外部因有硬掩膜层的保护不生长或生长较慢，使沟槽封口较慢，从而提高外延的沟槽填充能力。外延的生长速率控制主要为温度控制型，其次在主要外延步骤中加入刻蚀气体氯化氢，并调节二氯二氢硅与氯化氢的比例，使外延时沟槽顶部的净生长速度小于或等于沟槽内部的净生长速度，从而抑制沟槽过早的封口，因此可以获得完全没有空洞的填充效果，使得PN结密度远大于常规产品，减小了芯片面积，通过外延形成PN结，使得器件的击穿电压稳定性和一致性良好。

[0046] S111：在所述衬底10表面制备形成介质层40，所述介质层40覆盖所述第三沟槽20和所述第四沟槽30。

[0047] 具体的，请参见图6，采用化学气相淀积(Chemical Vapor Deposition，CVD)的方式在衬底10上表面生长一层介质层40，介质层40用于隔离器件和金属引线层之间，介质层40覆盖所述第三沟槽20和所述第四沟槽30，这种介质层40一般采用掺杂的二氧化硅。

[0048] S113：在所述衬底10上表面和下表面制备金属层。

[0049] 具体的，请参见图7，一般采用金属溅射法淀积金属层，在衬底10的上表面和下表面分别形成第一金属50和第二金属52，相比使用蒸镀法淀积的金属层，溅射法可以得到均匀性更好的质量更高的金属层，当然蒸镀法淀积金属同样受到本发明的保护。本发明实施例采用的金属层材质为掺杂有硅的铝层，金属层铝层具有导电性能好，容易制备，价格便宜等优点，掺杂硅是为了防止期间中的硅和金属层中的铝相互扩散引起的尖端效应，在其他实施例中，采用其他金属淀积金属层同样应受到本发明的保护。作为优选，金属厚度为15～30μm，以保证金属有足够的电流能力。由于介质层40以及第一横向沟槽12和第二横向沟槽
14的阻挡，使得器件具有多路双向功能，方便应用过程中对多个电路同时保护，降低了器件的应用成本。

[0050] 另一方面，本发明提供一种功率器件，该功率器件结构通过上述制备方法获得，如图7所示，包括：第一导电类型的衬底10；形成于所述衬底10侧壁的第一横向沟槽12和第二横向沟槽14，所述第一横向沟槽12和所述第二横向沟槽14内填充氧化硅；第三沟槽20和第四沟槽30，所述第三沟槽20和所述第四沟槽30分别与所述第一横向沟槽12和所述第二横向沟槽14内的氧化硅接触；第一外延层22和第二外延层32，所述第一外延层22和所述第二外延层32分别填充所述第三沟槽20和所述第四沟槽30；介质层40，所述介质层40覆盖所述第三沟槽20和所述第四沟槽30；第一金属50和第二金属52，所述第一金属50和所述第二金属52分别形成于所述衬底10上表面和下表面。

[0051] 具体的，请参见图2，所述衬底10作为半导体器件的载体，主要起到支撑的作用，所述衬底10的材质可以为硅衬底10、锗衬底10等，在本实施方式中，所述衬底10的材质优选为硅衬底10，硅为最常见、低廉且性能稳定的半导体材料。在本发明的实施例中，所述第一导电类型为N型，所述衬底10的掺杂离子为磷或砷等。

[0052] 具体的，请参见图2-3，在衬底10上形成图形化的掩膜层，沿掩膜层中的图形刻蚀衬底10，形成第一横向沟槽12和第二横向沟槽14，并去除掩膜层，第一横向沟槽12和第二横向沟槽14不连接，优选的，采用干法刻蚀形成的结构形状易于控制，优选的，第一横向沟槽12和第二横向沟槽14在衬底10呈中心对称结构，形成的器件性能更优。形成第一横向沟槽
12和第二横向沟槽14之后，采用低压化学气相淀积(Low Pressure Chemical Vapor Deposition，LPCVD)在炉管进行低温淀积在第一横向沟槽12和第二横向沟槽14内形成氧化硅，这种方法具有生产成本低、生长速度快、纯度高、成膜致密、均匀性好、生产效率高等优点。在衬底10侧面刻蚀形成沟槽隔离结构，使得器件横向放电面积比常规产品大，提高了器件原胞面积。

[0053] 具体的，请参见图4-5，在衬底10上形成图形化的掩膜层，沿掩膜层中的图形刻蚀衬底10，形成第三沟槽20和第四沟槽30，并去除掩膜层，第三沟槽20和第四沟槽30分别与第一横向沟槽12和第二横向沟槽14内的氧化硅接触，优选的，采用干法刻蚀形成的结构形状易于控制，优选的，第三沟槽20和第四沟槽30在衬底10呈对称结构，形成的器件性能更优。该方法只需要进行3次光刻形成沟槽，工艺简单，无需进行离子注入，降低了制造成本。形成第三沟槽20和第四沟槽30之后，采用外延生长方式填充沟槽分别形成第一外延层22和第二外延层32，更具体的，采用二氯二氢硅作为外延生长的硅源进行硅外延生长，外延温度设在低温外延区间，并用选择性外延的方法，使沟槽内部硅正常生长、沟槽外部因有硬掩膜层的保护不生长或生长较慢，使沟槽封口较慢，从而提高外延的沟槽填充能力。外延的生长速率控制主要为温度控制型，其次在主要外延步骤中加入刻蚀气体氯化氢，并调节二氯二氢硅与氯化氢的比例，使外延时沟槽顶部的净生长速度小于或等于沟槽内部的净生长速度，从而抑制沟槽过早的封口，因此可以获得完全没有空洞的填充效果，使得PN结密度远大于常规产品，减小了芯片面积，通过外延形成PN结，使得器件的击穿电压稳定性和一致性良好。

[0054] 具体的，请参见图6，采用化学气相淀积(Chemical Vapor Deposition，CVD)的方式在衬底10上表面生长一层介质层40，介质层40用于隔离器件和金属引线层之间，介质层40覆盖所述第三沟槽20和所述第四沟槽30，这种介质层40一般采用掺杂的二氧化硅。

[0055] 具体的，请参见图7，一般采用金属溅射法淀积金属层，在衬底10的上表面和下表面分别形成第一金属50和第二金属52，相比使用蒸镀法淀积的金属层，溅射法可以得到均匀性更好的质量更高的金属层，当然蒸镀法淀积金属同样受到本发明的保护。本发明实施例采用的金属层材质为掺杂有硅的铝层，金属层铝层具有导电性能好，容易制备，价格便宜等优点，掺杂硅是为了防止期间中的硅和金属层中的铝相互扩散引起的尖端效应，在其他实施例中，采用其他金属淀积金属层同样应受到本发明的保护。作为优选，金属厚度为15～30μm，以保证金属有足够的电流能力。由于介质层40以及第一横向沟槽12和第二横向沟槽
14的阻挡，使得器件具有多路双向功能，方便应用过程中对多个电路同时保护，降低了器件的应用成本。

[0056] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。