[0001] 本申请涉及半导体技术领域，更具体而言，涉及一种GaN器件结构和制备方法。

[0002] 目前，常开耗尽型器件需要给器件施加负电压使得器件保持关断，这导致在器件不使用的期间增加额外的功耗，对栅驱动电路设计具有极大挑战，引起一系列的安全性问题。Cascode型GaNHEMT是由高压耗尽型GaNHEMT与低压增强型SiMOSFET级联，利用SiMOSFET的正阈值电压和GaN的高关态阻断电压实现了整体器件的高压常关特性。由于晶体管的特性决定，GaNHEMT最大源漏泄漏电流IDSS高于低压SiMOSFET。级联的GaNHEMT和SiMOSFET通过的IDSS一致，漏极高压下导致SiMOSFET的实际IDSS大于器件承受的IDSS，这对于SiMOSFET在高压条件下的可靠性具有巨大挑战，甚至可能造成SiMOSFET击穿失效。

[0039] 下面详细描述本申请的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。

[0040] 在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

[0041] 下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设定进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设定之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

[0042] 请参阅图1至图3，本申请实施方式的GaN器件结构100包括衬底10、GaN器件30和电阻件40，GaN器件30设置在衬底10上，Si器件20连接GaN器件30并用于控制GaN器件30。电阻件40设置在衬底10上，电阻件40与Si器件20并联。

[0043] 在本申请实施方式的GaN器件结构100中，GaN器件30和电阻件40可集成封装在一个衬底10上，简化封装流程，同时将电阻件40与Si器件20并联。另外，在GaN器件结构100关断情况下，Si器件20并联电阻件40对源漏泄漏电流IDSS进行泄流，避免Si器件20承受高压下的IDSS，甚至超过器件承受水平造成Si器件20损坏，从而保护Si器件20，提高器件可靠性。

[0044] 在相关技术中，Cascode型GaN HEMT是由高压耗尽型GaN HEMT与低压增强型Si器件级联，利用Si器件的正阈值电压和GaN的高关态阻断电压实现了整体器件的高压常关特性。由于晶体管的特性决定，GaN HEMT最大源漏泄漏电流IDSS高于低压Si器件。级联的GaN HEMT和Si器件通过的IDSS一致，漏极高压下导致Si器件的实际IDSS大于器件承受的IDSS，这对于Si器件在高压条件下的可靠性具有巨大挑战，甚至可能造成Si器件击穿失效。

[0045] 在本申请实施方式的GaN器件结构100中，将低压控制的Si器件20与高耐压的GaN器件30通过封装的方式连接，然后通过低压Si器件20控制高压GaN器件30，实现相应的功能，提高器件可靠性。

[0046] 具体地，将电阻件40与GaN器件30并联，简化封装，能够实现规模化生产。这样，可以将GaN器件30和电阻件40集成在一个衬底10上，然后通过金属层50与Si器件20封装在一起，避免了需要设置外置电路将电阻件40与Si器件20并联导致GaN器件结构100过大的问题，提高集成度，降低整个器件的封装成本。电阻件40与Si器件20并联，在GaN器件结构100关断情况下，Si器件20并联电阻件40对源漏泄漏电流IDSS进行泄流，避免Si器件20承受高压下的IDSS，甚至超过器件承受水平造成Si器件20损坏，从而保护Si器件20，提高器件可靠性。

[0047] 请参阅图1至图3，在某些实施方式中，Si器件20包括Si源极21、Si漏极22和Si栅极23，GaN器件30包括源极31、漏极32和栅极33，Si漏极22连接源极31，Si源极21连接栅极33，电阻件40的两端分别连接源极31和栅极33。

[0048] 如此，Si漏极22和源极31连接同时Si源极21和栅极33连接，使得Si器件20可以控制GaN器件30，将低压硅器件设置在一个芯片上，将高压氮化镓器件和电阻件制备在另一个芯片上，然后将两个芯片封装在一起，简化了制备的过程，实现低压的控制高压器件。

[0049] 具体地，Si源极21、Si漏极22和Si栅极23构成了Si器件20的基本结构，源极31、漏极32和栅极33构成了GaN器件30的基本结构。Si源极21同时连接栅极33和电阻件40的一端，Si漏极22同时连接源极31和电阻件40的另一端，从而将Si器件20和GaN器件30连接在一起，并使得Si器件20与电阻件40并联。在GaN器件结构100开启或者关断的时候，Si器件20的Si源极21和Si漏极22会承接较大的泄流电流，电阻件40可以对Si器件20进行保护，对通过Si器件20的IDSS进行泄流，保持Si器件20的IDSS在其承受泄漏电流范围内，从而对Si器件20形成保护。

[0050] 请参阅图3，在某些实施方式中，电阻件40包括第一欧姆接触区41和第二欧姆接触区42，第一欧姆接触区41连接源极31，第二欧姆接触区42连接栅极33。

[0051] 如此，通过金属层50封装外连以使得电阻件40与Si器件20实现并联，使得电阻件40可以对源漏泄漏电流IDSS进行泄流，避免Si器件20承受高压下的IDSS，甚至超过器件承受水平造成Si器件20损坏，保护Si器件20。

[0052] 进一步地，请参阅图3，在某些实施方式中，电阻件40还包括电阻区43，电阻区43呈长条状弯折布置，电阻区43的两端分别连接第一欧姆接触区41和第二欧姆接触区42。

[0053] 如此，电阻区43弯折布置可以在有限的空间内尽可能地增加电阻区43的长度，进而可以保证电阻件40的阻值合适。

[0054] 再进一步地，请参阅图2和图3，在某些实施方式中，电阻件40还包括隔离区44，电阻区43弯折形成多段，多段电阻区43平行设置，隔离区44设置在电阻区43的相邻段之间，并用于阻隔相邻段的电阻区43。

[0055] 如此，隔离区44可以阻隔相邻段的电阻区43，避免相邻段的电阻区43短路连接，造成电阻件40的阻值减小。

[0056] 具体地，为了在单位面积上尽可能地增加电阻的阻值，本申请实施方式的电阻件40的电阻区43可以呈条状，条状的电阻区43反复弯折设置，同时在相邻段之间设置隔离区
44，以避免相邻段的电阻区43短路连接。在隔离区44可以通过离子注入的方式隔离出一个二维电子气的阻隔区域，以保证电阻区43的长度，同时电阻区43的两端分别连接第一欧姆接触区41和第二欧姆接触区42，第一欧姆接触区41连接在Si漏极22和源极31之间，第二欧姆接触区42连接在Si源极21和栅极33之间，以实现Si器件20与电阻区43并联。

[0057] 请参阅图3，在某些实施方式中，电阻件40的电阻值大于或等于1兆欧。例如，电阻件40的电阻值可以为1兆欧、1.5兆欧、2兆欧、2.5兆欧、3兆欧、5兆欧、10兆欧、50兆欧、100兆欧等。

[0058] 如此，电阻件40的电阻值至少为1兆欧，以保证与Si器件20并联后，电阻件40可以对器件IDSS水平进行调整，对通过Si器件20的IDSS进行泄流，保护Si器件20。

[0059] 请参阅图4，本申请实施方式的制备方法用于制作上述任一项实施方式的GaN器件结构100，GaN器件结构100的制备方法包括：

[0060] S10，提供一衬底10；

[0061] S20，在衬底10上形成AlGaN/GaN异质结外延层；

[0062] S30，在AlGaN/GaN异质结外延层远离衬底10的一侧制备GaN器件30和电阻件40；

[0063] S40，在GaN器件30和电阻件40上制备金属层50；

[0064] S50，在金属层50上制备钝化层60，钝化层60覆盖金属层50。

[0065] 如此，通过制备方法可以在衬底10上制备GaN器件30和电阻件40，将GaN器件30和电阻件40集成在一个衬底10上，简化封装流程。

[0066] 具体地，AlGaN/GaN异质结外延层可以在衬底10上依次形成GaN缓冲层11、GaN沟道层12、AlGaN势垒层13，在GaN沟道层和AlGaN势垒层上的第一欧姆接触区41和第二欧姆接触区42之间形成多个间隔设置的隔离区，以形成电阻件40。同时，在钝化层60设置开孔以保证部分金属层50外露，进而保证GaN器件30和电阻件40可以通过金属层50与外部器件连接。

[0067] 请参阅图5，在某些实施方式中，S30包括：

[0068] S31，在AlGaN/GaN异质结外延层远离衬底10的一侧制备GaN器件30的源极31、漏极32和栅极33；

[0069] S32，在AlGaN/GaN异质结外延层远离衬底10的一侧通过离子注入隔离的方法制备电阻件40。

[0070] 如此，在制备电阻件40和GaN器件30的时候，可以制备电阻区43和隔离区44以形成电阻件40，制备源极31、漏极32和栅极33以形成GaN器件30，形成基本的GaN器件结构100。

[0071] 具体地，步骤S31和步骤S32可以是同时进行，也可以是具有先后顺序的。例如，先执行步骤S31，后执行步骤S32，也即是说先制备GaN器件30，然后通过刻蚀等方法去除AlGaN/GaN异质结外延层，然后在这个刻蚀后的位置形成电阻件40，具体在此不作限定。

[0072] 当然，GaN器件结构100还包括介质层和场板等结构，以保证GaN器件结构100的正常工作。在某些实施方式中，电阻件40可以制备在介质层中。

[0073] 请参阅图6，在某些实施方式中，S40包括：

[0074] S41，制备金属层以使得GaN器件30和电阻件40向外连接Si器件20。

[0075] 如此，制备金属层以形成电路连接外部的Si器件20，进而使得Si器件20与电阻件40并联在一起，保证电阻件40可以保护Si器件20，避免Si器件20承受高压下的IDSS。

[0076] 进一步地，请参阅图6，在某些实施方式中，制备方法还包括：

[0077] S60，将GaN器件结构100与Si器件20封装，使得电阻件40可以与Si器件20并联在一起。

[0078] 如此，在GaN器件30和电阻件40上制备金属层，再将高压GaN器件结构100与低压Si器件20封装，使得电阻件40可以与Si器件20并联在一起，在GaN器件结构100关断情况下电阻件40对源漏泄漏电流IDSS进行泄流，避免Si器件20承受高压下的IDSS，甚至超过器件承受水平造成Si器件20损坏，从而保护Si器件20，提高器件可靠性。

[0079] 在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

[0080] 流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行动作的代码的模块、片段或部分，并且本申请的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本申请的实施例所属技术领域的技术人员所理解。

[0081] 尽管上面已经示出和描述了本申请，可以理解的是，上述实施方式是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施方式进行变化、修改、替换和变型。