技术领域
[0001] 本发明涉及半导体技术领域，特别是涉及一种IGBT器件结构。
相关背景技术
[0002] IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管）器件在可靠性要求中，需要HBM（人体放电模型）达到Class 2（2000V）；但在芯片面积较小时，所述IGBT器件的栅极（G）和发射极（E）两端（即所述IGBT器件的GE两端）的ESD（Electro‑Static discharge，静电释放）能力较差，达不到所需的2000V，容易对IGBT器件造成不可修复的损伤。
具体实施方式
[0018] 为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
[0019] 除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
[0020] 应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
[0021] 空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
[0022] 在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0023] 请参阅图1及图2，本发明提供了一种IGBT器件结构，所述IGBT器件结构包括：IGBT器件10，所述IGBT器件包括栅极G、发射极E和集电极C；
二极管串12，所述二极管串12包括多个串接的二极管，所述二极管串12的一端与所述栅极G相连接，另一端与所述发射极E相连接；
电路板13；
第一芯片14，所述IGBT器件10位于所述第一芯片14内；
第二芯片15，所述第二芯片15位于所述第一芯片14上；所述二极管串12位于所述第二芯片15内；所述二极管串12的一端经由所述电路板13与所述栅极G相连接，所述二极管串12的另一端经由所述电路板13与所述发射极E相连接。
[0024] 本发明的IGBT器件结构中，通过在IGBT 器件10的发射极E和栅极G之间设置包括多个串接的二极管的二极管串12，在IGBT器件10的栅极G与发射极E之间发生ESD击穿时，ESD的能量会通过所述二极管泄放，避免所述IGBT器件10造成不可修复的损伤。
[0025] 作为示例，所述IGBT器件10可以具有寄生二极管101。
[0026] 作为示例，所述二极管可以包括但不仅限于齐纳二极管。
[0027] 作为示例，请继续参阅图1，所述二极管串12可以包括：第一齐纳二极管121，所述第一齐纳二极管121的负极与所述栅极G相连接；
第二齐纳二极管122，所述第二齐纳二极管122的正极与所述第一齐纳二极管121的正极相连接，所述第二齐纳二极管122的负极与所述发射极E相连接。
[0028] 需要说明的是，图1中所述二极管串12包括所述第一齐纳二极管121和所述第二齐纳二极管122仅为一个示例，在其他示例中，所述二极管串12中齐纳二极管的数量不仅限于图1中的两个，也可以为四个、六个、八个、十个或更多偶数个。
[0029] 作为示例，所述第一齐纳二极管121的击穿电压及所述第二齐纳二极管122的击穿电压均可以根据实际需要进行设定。在一个示例中，所述第一齐纳二极管121的击穿电压可以为20V 30V，所述第二齐纳二极管122的击穿电压可以为20V 30V；具体的，所述第一齐纳~ ~二极管121的击穿电压可以为20V、25V或30V等等；所述第二齐纳二极管122的击穿电压可以为20V、25V或30V等等。通过将所述第一齐纳二极管121的击穿电压和所述第二齐纳二极管
122的击穿电压均设置为20V 30V，在IGBT器件10的栅极G与发射极E之间发生ESD击穿时，~
ESD的能量会比较容易通过所述第一齐纳二极管121和所述第二齐纳二极管122泄放，避免所述IGBT器件10造成不可修复的损伤。
[0030] 作为示例，所述电路板13可以为绝缘电路板（譬如，玻璃板或陶瓷板等等），也可以为PCB（Printed circuit board，印刷电路板）板。
[0031] 在一个示例中，请继续参阅图2，所述电路板13的正面设有多个焊盘16，多个所述焊盘16可以包括间隔排布的第一焊盘（未标示出）及第二焊盘（未标示出）；所述IGBT器件结构还可以包括多条连接导线，多条所述连接导线可以包括：第一连接导线171，所述第一连接导线171一端与所述二极管串12的一端相连接，所述第一连接导线171的另一端与所述第一焊盘相连接；
第二连接导线172，所述第二连接导线172一端与所述栅极G相连接，所述第二连接导线172的另一端与所述第一焊盘相连接；即所述二极管串12的一端及所述栅极G均与所述第一焊盘相连接；
第三连接导线173，所述第三连接导线173一端与所述二极管串12的另一端相连
接，所述第三连接导线173的另一端与所述第二焊盘相连接；
第四连接导线174，所述第四连接导线174与所述发射极E相连接，所述第四连接导线174的另一端与所述第二焊盘相连接；即所述二极管串12的另一端及所述发射极E均与所述第二焊盘相连接。
[0032] 在另一个示例中，所述电路板13的正面设有多个焊盘16，多个所述焊盘16可以包括间隔排布的第一焊盘（未标示出）、第二焊盘（未标示出）、第三焊盘（未标示出）及第四焊盘（未标示出）；所述第一焊盘与所述第二焊盘经由所述电路板13相连接，所述第三焊盘与所述第四焊盘经由所述电路板13相连接；所述IGBT器件结构还可以包括多条连接导线，多条所述连接导线可以包括：第一连接导线171，所述第一连接导线171一端与所述二极管串12的一端相连接，所述第一连接导线171的另一端与所述第一焊盘相连接；
第二连接导线172，所述第二连接导线172一端与所述栅极G相连接，所述第二连接导线172的另一端与所述第二焊盘相连接；
第三连接导线173，所述第三连接导线173一端与所述二极管串12的另一端相连
接，所述第三连接导线173的另一端与所述第三焊盘相连接；
第四连接导线174，所述第四连接导线174与所述发射极E相连接，所述第四连接导线174的另一端与所述第四焊盘相连接。
[0033] 在上述示例中，所述焊盘16可以但不仅限于均为金属焊盘，譬如，铜焊盘或铝焊盘等等。
[0034] 在上述示例中，所述连接导线可以均为金属导线，譬如金线等等；所述连接导线可以通过打线工艺而形成。
[0035] 作为示例，请继续参阅图2，所述IGBT器件结构还可以包括：多个焊球19，多个焊球19均位于所述电路板13的背面；
多个导电连接柱20，多个所述导电连接柱20均位于所述电路板13内，自所述电路板13的正面延伸至所述电路板13的背面，以将多个所述焊球19与多个所述焊盘16一一对应连接。
[0036] 作为示例，所述焊球19可以包括但不仅限于金属焊球，譬如，锡焊球等等。
[0037] 作为示例，所述导电连接柱20可以包括金属连接柱，譬如，铜柱、铝柱或锡柱等等。
[0038] 作为示例，所述IGBT器件结构还可以包括：介质保护层18，所述介质保护层18位于所述电路板13的背面；多个所述焊球19均贯穿所述介质保护层18，并延伸至所述介质保护层18远离所述电路板13的一侧。
[0039] 作为示例，所述介质保护层18可以包括绝缘保护层，所述介质保护层18可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等。
[0040] 作为示例，所述IGBT器件结构还可以包括：第一DAF层21，所述第一DAF层21位于所述电路板13与所述第一芯片14之间，所述第一DAF层21用于将所述第一芯片14键合于所述电路板13上；
第二DAF层22，所述第二DAF层22位于所述第二芯片15与所述第一芯片14之间，所述第二DAF层22用于将所述第二芯片15键合于所述第一芯片14上。
[0041] 以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
[0042] 以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
