[0003] 本发明涉及半导体器件，例如，本发明涉及可以被应用于具有电阻元件的半导体器件的技术。

[0004] 为了制造半导体器件，元件隔离区域形成在半导体衬底上，诸如MISFET(金属绝缘体半导体场效应晶体管)的半导体元件和电阻元件形成在半导体衬底中的、由器件隔离面积限定的有源面积中，并且多层布线结构形成在半导体衬底上。还存在使用SOI衬底作为半导体衬底的技术。

[0005] 以下列出了所公开的技术。

[0006] [专利文献1]日本未审查专利申请公开号2007‑242660

[0007] [专利文献2]日本未审查专利申请公开号H09‑219493

[0008] 专利文献1和专利文献2公开了涉及具有电阻元件的半导体器件的技术。

[0042] 在以下实施例中，为方便起见，将分为多个节或实施例来进行描述，但是除具体说明之外，多个节或实施例并非相互独立，并且他们与修改示例、细节、补充描述或者部分或全部其他的描述有关。在以下实施例中，除了数值被明确指示且原则上被明确限定为具体数值的情况以外，元素的数量等(包括元素的数量、数值、量、范围等)不限于具体数值，但是可以不小于或等于具体数值。此外，在以下实施例中，当然，除了特别指定的情况以及原则上认为它们显然是必要的情况之外，构成元素(包括元素步骤等)不一定是必要的。类似地，在以下实施例中，当提及组件等的形状、位置关系等时，除了具体指定的情况和原则上认为显而易见的情况等之外，假设形状等与形状等基本近似或相似。这同样适用于上述数值和范围。

[0043] 在下文中，将参考附图来详细描述实施例。在用于解释实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且其重复描述被省略。在以下实施例中，除特别必要外，相同或相似部分的描述原则上不再赘述。

[0044] 在实施例中使用的附图中，为了使得附图更容易看清，即使在截面图的情况下也可以省略阴影。此外，即使在平面图的情况下，也可以使用阴影来使得绘图更容易看到。

[0045] (实施例)

[0046] <半导体器件的结构>

[0047] 将参考附图来描述本实施例的半导体器件。图1是本实施例的半导体器件的局部放大平面图，并且图2至图6是本实施例的半导体器件的局部放大截面图。图1中A‑A线的截面图几乎对应于图2，图1中B‑B线的截面图几乎对应于图3，图1中C‑C线的截面图几乎对应于图4，并且图1中D‑D线的截面图几乎对应于图5。图1至图5对应于其中形成电阻元件3的电阻元件形成区域1B的平面图和截面图中的每一个图，并且图6对应于其中形成MISFET 2的MISFET形成区域1A的截面图。进一步地，图1所示的X方向和Y方向是与SOI衬底1的主表面基本平行的方向，并且X方向和Y方向彼此垂直。

[0048] 图1至图6中所示的本实施例的半导体器件是使用SOI(SOI：绝缘体上硅)衬底1的半导体器件。

[0049] 如图2至图6所示，SOI衬底1具有作为支撑衬底的化学物(支撑衬底)SB、在半导体衬底SB的主表面上形成的绝缘层(掩埋绝缘膜)BX以及在绝缘层BX的上表面上形成的半导体层SM。半导体衬底SB是用于支撑绝缘层BX之上的结构的支撑衬底，并且绝缘层BX也是半导体衬底。

[0050] 半导体衬底SB优选为例如由p‑型单晶硅制成的单晶硅衬底。例如，半导体衬底SB可以由电阻率为约1Ωcm至10Ωcm的单晶硅形成。半导体衬底SB的厚度可以是例如大约700μm至750μm。绝缘层BX优选为氧化硅膜，并且绝缘层BX的厚度可以为例如约10nm至20nm。当绝缘层BX为氧化硅膜时，绝缘层BX可以被视为掩埋式氧化膜，即，BOX(Buried Oxide)层。半导体层SM由单晶硅等制成。例如，半导体层SM可以由电阻率为约1Ωcm至10Ωcm的单晶硅形成。半导体层SM也可以被视为SOI层。半导体层SM的厚度比作为支撑衬底的半导体衬底SB的厚度薄，半导体层SM的厚度可以为例如约15nm至25nm。这些半导体衬底SB、绝缘层BX和半导体层SM、SOI衬底1被形成。

[0051] 如图2至图6所示，元件隔离区域(元件隔离结构)ST形成在SOI衬底1中。元件隔离区域ST由埋入元件隔离槽(元件隔离的沟槽)中的绝缘膜(例如，氧化硅膜)制成。元件隔离槽和填充元件隔离槽的元件隔离区域ST贯穿半导体层SM和绝缘层BX中的每一个层，并且元件隔离区域ST的底部部分在厚度方向上，达到半导体衬底SB的中间。即，元件隔离区域(元件隔离结构)ST被形成为使得元件隔离区域ST被嵌入在半导体层SM、绝缘层BX和半导体衬底SB之上形成的元件隔离槽中。

[0052] 本实施例的SOI衬底1具有MISFET形成区域1A和电阻元件形成区域1B，MISFET形成区域1A是形成MISFET的区域，电阻元件形成区域1B是形成电阻元件的区域。MISFET形成区域1A和电阻元件形成区域1B对应于同一SOI衬底1的主表面中彼此不同的平面区域。MISFET形成区域1A和电阻元件形成区域1B分别由例如如图1所示的元件隔离区域ST分割，由相应元件隔离区域ST包围。因此，MISFET形成区域1A和电阻元件形成区域1B可以被分别视为被元件隔离区域ST包围的有源区域。

[0053] MISFET(金属绝缘体半导体场效应晶体管)2形成在MISFET形成区域1A中的半导体层SM上。进而，电阻元件形成区域1B的半导体层SM、电阻元件3被形成。在SOI衬底1中，MISFET形成区域1A的半导体层SM和电阻元件形成区域1B的半导体层SM分别被元件隔离区域ST中的平面分割包围。

[0054] 此处，MISFET形成区域1A的半导体层SM被称为半导体层SMa，附图标记为SMa，电阻元件形成区域1B的半导体层SM被称为半导体层SMb，附图标记为SMb。半导体层SMa和半导体层SMb具有彼此相同的厚度。

[0055] MISFET形成区域1A的半导体层SM，即，半导体层SMa，侧表面与元件隔离区域ST接触，底表面与绝缘层BX接触，半导体层SMa变成了被绝缘层BX和元件隔离区域ST包围的状态。即，半导体层SMa的底表面被绝缘层BX覆盖，半导体层SMa的侧表面被元件隔离区域ST覆盖。此外，电阻元件形成区域1B的半导体层SM，即，半导体层SMb，侧表面与元件隔离区域ST接触，底表面与绝缘层BX接触，其成为被绝缘层BX和元件隔离区域ST包围的状态。即，半导体层SMb的底表面被绝缘层BX覆盖，半导体层SMb的侧表面被元件隔离区域ST覆盖。在每个平面图中，半导体层SMa和半导体层SMb被元件隔离区域ST包围，因此，被元件隔离区域ST彼此间隔开。

[0056] 首先，将描述在MISFET形成区域1A中形成的MISFET 2(参见图6)。

[0057] MISFET2具有穿过半导体层SMa上的栅极绝缘膜GF形成的栅电极GE。栅电极GE由例如多晶硅制成。在栅电极GE的侧壁上，侧壁隔离物SW2被形成为侧壁绝缘膜。

[0058] 半导体层(外延半导体)EP形成在半导体层SMa的、位于包括栅电极GE和侧壁SW2的结构两侧的区域上。即，半导体层EP形成在半导体层SMa的、未被栅电极GE和侧壁SW2覆盖的区域上。半导体层EP是通过外延生长形成的外延半导体层，例如由硅(单晶硅)制成。

[0059] 此处，在包括栅电极GE和侧壁间隔物SW2的结构两侧上形成的半导体层EP中的一个半导体层EP被称为半导体部分(外延半导体部分)EP1a，另一个被称为半导体部分(外延半导体部分)EP1b。即，在半导体层SMa上形成的半导体层EP具有在半导体层SMa上彼此间隔形成的半导体部EP1a、EP1b。半导体部分EP1a和半导体部分EP1b经由其之间的栅电极GE和侧壁间隔物SW2彼此间隔开。因此，半导体部分EP1a和半导体部分EP1b由彼此相同的材料(此处是单晶硅)制成，并且也具有彼此相同的厚度。在平面图中，栅电极GE被设置在半导体部分EP1a和半导体部分EP1b之间。

[0060] 在MISFET形成区域1A中，MISFET 2的源极‑漏极区域(用于源极或漏极的半导体区域)被形成在半导体层EP、SMa中。具体地，在半导体层SMa中形成的n‑型半导体区域EX以及在半导体层EP和半导体层SMa的每一个层中形成的n+型半导体区域SD、LDD(轻掺杂漏极Lightly Doped Drain)结构的源极漏极区域被形成。n+型半导体区域SD的杂质浓度(n型杂质浓度)比n‑型半导体区域EX的杂质浓度(n型杂质浓度)高。

[0061] 在MISFET形成区域1A中，n‑型半导体区域EX被形成在半导体层SMa的位于侧壁间隔物SW2正下方的区域中。在MISFET形成区域1A中，n+型半导体区域SD被形成在半导体层EP之上以及位于半导体层EP下方的半导体层SMa的区域之上。在半导体层SMa中，位于栅电极GE正下方的区域成为MISFET 2的沟道形成区域。n‑半导体区域EX被形成在沟道形成区域EX的两侧上，与沟道形成区域EX接触。n+型半导体区域SD与n‑型半导体区域EX相邻，并且n‑型半导体区域EX介于n+型半导体区域SD与沟道形成区域之间。

[0062] 在栅电极GE和侧壁间隔物SW2两侧上形成的两个(一对)n+半导体区域SD中的一个n+半导体区域SD是构成MISFET 2的源极区域，并且另一个是构成MISFET 2的漏极区域。包括源极区域的n+型半导体区域SD被形成在半导体EP1a和下层半导体层SMa之上，并且包括漏极区域的n+型半导体区域SD被形成在半导体EP1b和下层半导体层SMa之上。

[0063] 金属硅化物层(金属化合物层)MS分别形成在栅电极GE和n+半导体区域SD的表面(上层)上。更具体地，金属硅化物层MS被形成在构成n+型半导体区域SD的半导体层EP(半导体部分EP1a、EP1a)的表面(上层部分)上。

[0064] 接着，将对在电阻元件形成区域1B中形成的电阻元件3进行描述(参见图1至图5)。

[0065] 在半导体层SMb(外延半导体)EP上形成半导体层。在电阻元件形成区域1B中，半导体层EP未形成在整个半导体层SMb上，而是部分地形成在半导体层SMb上。半导体层EP是通过外延生长形成的外延半导体层，例如由硅(单晶硅)制成。

[0066] 在半导体层SMb上形成的半导体层EP具有在半导体层SMb上彼此分离地形成的半导体部分(外延半导体部分)EP2a、EP2b。因此，半导体部分EP2a和半导体部分EP2b通过外延生长形成，由彼此相同的材料(此处是单晶硅)制成，并且也具有彼此相同的厚度。

[0067] 在电阻元件形成区域1B上形成的半导体层EP(半导体部分EP2a、EP2b)以及在MISFET形成区域1A上形成的半导体层EP(半导体部分EP1a、EP1b)在相同的步骤(相同的外延生长步骤)中形成)。因此，在电阻元件形成区域1B上形成的半导体层EP(半导体部分EP2a、EP2b)以及在MISFET形成区域1A上形成的半导体层EP(半导体部分EP1a、EP1b)由彼此相同的材料制成(此处是单晶硅)，也具有彼此相同的厚度。

[0068] 电阻元件3、半导体层SMb上形成的半导体层EP和半导体层SMb(半导体部分EP2a、EP2b)，如果半导体层SMb、EP由硅制成，则电阻元件3可以被视为硅电阻元件。

[0069] 在图1至图5的情况下，半导体部分EP2a形成在半导体层SMb上、处于半导体层SMb的延伸方向(X方向)上的一个端部处，半导体部分EP2b形成在半导体层SMb上、处于半导体层SMb的延伸方向(X方向)上的另一端部处。半导体部分EP2a和半导体部分EP2b彼此分离。

[0070] 半导体层SMb具有位于半导体部分EP2a正下方的区域(连接部分、端部)RG1a、位于半导体部分EP2b正下方的区域(连接部分、端部)RG1b、以及区域(元件部分、中央部分)RG2，区域RG2位于区域RG1a和区域RG1b之间，并且其上没有形成半导体层EP。半导体部分EP2a形成在半导体层SMb的区域RG1a上，半导体部分EP2b形成在半导体层SMb的区域RG1b上，但是半导体层EP不形成在半导体层SMb的区域RG2上。区域RG1a也可以被视为半导体层SMb的、其上形成半导体部分EP2a的区域。另外，区域RG1b也可以被视为半导体层SMb的、其上形成半导体部EP2b的区域。此外，区域RG2可以被视为半导体层SMb的、没有形成半导体层EP的区域。

[0071] 金属硅化物层(金属化合物层)MS形成在半导体部分EP2a和半导体部分EP2b的每个表面(上层部分)上。与金属硅化物层MS相对应的半导体层SMb的表面没有形成。在半导体层SMb中，未被半导体层EP(半导体部分EP2a、EP2b)覆盖的区域RG2的表面(上表面)被绝缘膜图案(经图案化的绝缘膜)ZMP2覆盖。另外，在半导体部分EP2a、EP2b的相应表面(上表面)之中，未形成金属硅化物层MS的区域也被经图案化的绝缘膜ZMP2覆盖。进一步地，半导体层SMb的表面上的绝缘膜图案ZMP2位于区域RG2中，使得每个半导体部分EP2a、EP2b的表面上的绝缘膜图案ZMP2被一体地连接，绝缘膜图案ZMP2也形成于每个半导体部分EP2a、EP2b的侧表面(彼此面对的侧表面)上。为此，金属硅化物层MS形成在相应半导体部分EP2a、EP2b未被绝缘膜图案ZMP2覆盖的表面区域中，并且绝缘膜图案ZMP2是用作硅化物阻挡层来防止形成金属硅化物层MS的膜。

[0072] 绝缘膜(层间绝缘膜)L1形成在SOI衬底1的主表面上，以作为层间绝缘膜来覆盖栅电极GE、侧壁间隔物SW2、半导体层SM、EP和金属硅化物层MS。贯穿绝缘膜L1的接触孔(通孔、孔)CT形成在绝缘膜L1中，并且导电插塞(接触插塞)PG形成(嵌入)在接触孔CT中。多个插塞PG被形成，并且多个插塞PG包括与栅电极GE连接的插塞PG、与n+半导体区域SD连接的插塞PG、与半导体部分EP2a连接的插塞PG以及与半导体部分EP2b连接的插塞PG。每个插塞PG的底表面与金属硅化物层MS接触。

[0073] 此处，在n+型半导体区域SD上布置并且与n+型半导体区域SD电连接的插塞PG被称为插塞PG1a。此外，在栅电极GE上布置并且与栅电极GE电连接的插塞PG被称为插塞PG1b。此外，在半导体部分EP2a上布置并且与半导体部分EP2a电连接的插塞PG被称为插塞PG2a。此外，在半导体部分EP2b上布置并且与半导体部分EP2b电连接的插塞PG被称为插塞PG2b。具有内嵌式插塞PG2a的接触孔CT被称为接触孔CT2a，并且具有内嵌式插塞PG2b的接触孔CT被称为接触孔CT2b。

[0074] 插塞PG1a与n+型半导体区域SD的表面(上层部分)上形成的金属硅化物层MS接触，并且经由金属硅化物层MS而与n+型半导体区域SD电连接。此外，插塞PG1b与栅电极GE的表面(上层部分)上形成的金属硅化物层MS接触，并且经由金属硅化物层MS而与栅电极GE电连接。此外，插塞PG2a与半导体部分EP2a的表面(上层部分)上形成的金属硅化物层MS接触，并且借助金属硅化物层MS而与半导体部分EP2a电连接。此外，插塞PG2b与半导体部分EP2b的表面(上层部分)上形成的金属硅化物层MS接触，并且借助金属硅化物层MS而被电连接到半导体部分EP2b。

[0075] 在绝缘膜L1上嵌入插塞PG，形成绝缘膜L2，在绝缘膜L2中形成槽(布线槽)，形成(嵌入)布线M1。布线M1经由插塞PG而与n+半导体区域SD、栅电极GE、半导体部分EP2a、半导体部分EP2b等电连接。

[0076] 此处，与插塞PG2a连接的布线M1被称为布线M1a。此外，与插塞PG2连接的布线M1被称为布线M1b。布线M1a与上表面的插塞PG2a接触，并且电连接到插塞PG2a。此外，布线M1b与上表面的插塞PG2b接触，并且电连接到插塞PG2b。因此，布线M1a经由插塞PG2a而与半导体部分EP2a表面的金属硅化物层MS电连接，并且进而经由金属硅化物层MS而与半导体部分EP2a电连接。此外，布线M1b经由插塞PG2b而与半导体部分EP2b的表面的金属硅化物层MS电连接，并且进而经由金属硅化物层MS而与半导体部分EP2b电连接。

[0077] 尽管位于比布线M1更上层的布线被形成，但是绝缘膜L2和布线M1之上的结构将不再示出和描述。

[0078] 电阻元件3包括电阻元件形成区域1B的半导体层SM(即，半导体层SMb)，在半导体层SMb上形成半导体层EP(具体而言为半导体部分EP2a、EP2b)。从布线M1a，通过插塞PG2a，预定电位(电压)被施加到半导体部分EP2a表面的金属硅化物层MS，同样，从布线M1b，通过插塞PG2b，预定电位(电压)被施加到半导体部分EP2b的表面的金属硅化物层MS。当布线M1a的电位(电压)与布线M1b的电位(电压)之间存在差时，即，当插塞PG2a的电位(电压)与插塞PG2b的电位(电压)之间存在差时，电流流过电阻元件3。例如，如果布线M1a的电位(电压)高于布线M1b的电位(电压)，则高电位(高电压)从插塞PG2a施加到半导体部分EP2a的表面的金属硅化物层MS，低电位(低电压)从插塞PG2b被施加到半导体部分EP2b的表面的金属硅化物层MS。结果，电流通过半导体部分EP2a表面上的金属硅化物层MS、半导体部分EP2a、位于区域RG1a中的半导体层SMb、位于区域RG2中的半导体层SMb、位于区域RG1b中的半导体层SMb、半导体部分EP2b和位于半导体部分EP2b表面上的金属硅化物层MS，从插塞PG2a流向插塞PG2b。此外，如果布线M1b的电位(电压)高于布线M1a的电位(电压)，则高电位(高电压)从插塞PG2b施加到半导体部分EP2b的表面的金属硅化物层MS，同时低电位(低电压)从插塞PG2a施加到半导体部分EP2a表面的金属硅化物层MS。结果，电流通过半导体部分EP2b表面上的金属硅化物层MS、半导体部分EP2b、位于区域RG1b中的半导体层SMb、位于区域RG2中的半导体层SMb、位于区域RG1a中的半导体层SMb、半导体部分EP2a和位于半导体部分EP2a表面上的金属硅化物层MS，从插塞PG2b流向插塞PG2a。

[0079] 主要确定电阻元件3的电阻的是半导体层SMb的区域RG2。因为，半导体层SMb的区域RG2由于厚度薄，所以在半导体层SMb的区域RG2中，与电流流动方向基本垂直的截面区域减小。通过减小半导体层SMb的区域RG2的厚度，可以增加电阻元件3的电阻。电阻元件3的电阻值也由半导体层SMb的区域RG2中的杂质浓度来限定，通过降低半导体层SMb的区域RG2中的杂质浓度，电阻元件3的电阻值增加，同样，通过增加半导体层SMb的区域RG2中的杂质浓度，电阻元件3的电阻值减小。

[0080] 图7是示出本实施例的半导体器件中包括的电路示例的电路图。

[0081] 电阻元件3可以在各种电路中使用，在图7中，使用电阻元件3用作偏置电流发生部分4的组件。MISFET 2也可以在各种电路中使用，但在图7的情况下，MISFET 2被连接到偏置电流发生部分4。

[0082] <制造半导体器件的方法>

[0083] 将参考附图来描述本实施例的半导体器件的制造方法。图8至图25是制造本实施例的半导体器件的方法期间的局部放大截面图。在图8至图25的每个图中，与上述图6相对应的截面(MISFET形成区域1A的截面)以及与上述图2相对应的截面(电阻元件形成区域1B的截面)被示出。

[0084] 首先，如图8所示，制备SOI衬底1。从图8可以看出，SOI衬底1包括作为支撑衬底的半导体衬底SB、在半导体衬底SB的主表面上形成的绝缘层BX、在绝缘层BX的上表面上形成的半导体层SM等。

[0085] 尽管制造SOI衬底1的方法没有限制，但是SOI衬底1可以通过例如SIMOX(硅注入氧化物法)、键合法、智能切割工艺等来制造。

[0086] 接下来，如图9所示，元件隔离区域ST形成在SOI衬底1中。

[0087] 为了形成元件隔离区域ST，例如，贯穿半导体层SM和绝缘层BX中的每一个层并且底部部分到达衬底SB的元件隔离槽ST1通过使用光刻技术和干法蚀刻技术等而形成在SOI衬底1(半导体层SM)的主表面上。由于元件隔离槽ST1贯穿半导体层SM和绝缘层BX中的每一个层，使得底部部分到达衬底SB(即，元件隔离槽ST1的底部部分在其厚度方向上位于衬底SB的中间位置)，衬底SB在元件隔离槽ST1的底部部分处被暴露。然后，元件隔离区域ST可以通过使用成膜技术和CMP技术等在元件隔离槽ST1中嵌入绝缘膜来形成。例如，通过形成绝缘膜使得元件隔离槽ST1被绝缘膜掩埋，并且通过使用CMP(化学机械抛光)法等去除元件隔离槽ST1外部的绝缘膜，由元件隔离槽ST1中嵌入的绝缘膜制成的元件隔离区域ST被形成在SOI衬底1的主表面上。

[0088] 在SOI衬底1中，通过形成元件隔离区域ST，半导体层SM被划分为多个区段(即，有源区域)，并且构成相应有源区域的半导体层SM被元件隔离区域ST包围。位于MISFET形成区域1A中的半导体层SM是半导体层SMa，并且位于电阻元件形成区域1B中的半导体层SM是半导体层SMb。每个半导体层SMa、SMb的底表面与绝缘层BX接触。此外，每个半导体层SMa、SMb的侧表面与元件隔离区域ST接触。

[0089] 接下来，如图10所示，在MISFET形成区域1A中，在SOI衬底1的主表面上，即，在半导体层SM(SMa)的主表面上，借助栅极绝缘膜GF形成栅电极GE。在栅电极GE的上部，可以形成具有与栅电极GE相同平面形状的绝缘膜(帽绝缘膜)CP。本实施例的栅电极GE的厚度例如为100nm。

[0090] 将描述栅极绝缘膜GF和栅电极GE形成步骤的具体示例。首先，在SOI衬底1的主表面上，即，在半导体层SM的主表面上，在形成用于栅极绝缘膜GF的绝缘膜之后，绝缘膜上针对栅电极GE的导电膜(例如，多晶硅膜)用于在导电膜上形成绝缘膜(绝缘膜稍后变成绝缘膜CP)。在该阶段中，针对栅电极GE的导电膜和其上的绝缘膜的层压膜形成在MISFET形成区域1A和电阻元件形成区域1B两者上。然后，通过使用光刻技术和蚀刻技术，将针对栅电极GE的导电膜和其上的绝缘膜的层压膜图案化，可以形成由经图案化的导电膜制成的栅电极GE。栅电极GE形成在MISFET形成区域1A中、在栅电极GE和半导体层SM之间，残留有栅极绝缘膜GF的绝缘膜，即，栅极绝缘膜GF。此外，在栅电极GE上，绝缘膜CP以与栅电极GE基本相同的平面形状图案化的状态被形成。在电阻元件形成区域1B中，针对栅电极GE的导电膜和其上的绝缘膜的整个层压膜被去除。此外，在栅极绝缘膜GF的绝缘膜中，除了被栅电极GE覆盖的部分之外，可以通过执行在针对栅电极GE的导电膜的图案化过程中执行的干法蚀刻，或者干法蚀刻之后的湿法蚀刻而被去除。这样，栅极绝缘膜GF和栅电极GE未形成在SOI衬底1中，而是形成在MISFET形成区域1A、电阻元件形成区域1B中。

[0091] 在下文中，MISFET形成区域1A上形成的栅极绝缘膜GF及GF上的栅电极GE和GE上的绝缘膜CP的层压体被称为层压体LM1。

[0092] 接下来，如图11所示，在SOI衬底1的主表面上，即，在半导体层SM的主表面上，为了覆盖层压体LM1，形成绝缘膜ZM1。绝缘膜ZM1例如由氧化硅膜形成，并且可以通过CVD(化学气相沉积)法等而形成。此处，当单个绝缘膜作为另一形式的绝缘膜ZM1时，绝缘膜ZM1也可以是通过将多个绝缘膜层压而获得的层压绝缘膜。

[0093] 接下来，如图11所示，光致抗蚀剂图案RP1使用光刻技术而形成在绝缘膜ZM1上。光致抗蚀剂图案RP1形成在电阻元件形成区域1B上，而不形成在MISFET形成区域1A上。

[0094] 绝缘膜ZM1然后使用各向异性蚀刻技术而被回蚀刻。通过该回蚀刻过程，如图12所示，在MISFET形成区域1A中，绝缘膜ZM1保留在层压体LM1的侧壁上，作为侧壁间隔物(侧壁绝缘膜)SW1。另外，在电阻元件形成区域1B中，绝缘膜ZM1保留在光致抗蚀剂图案RP1的下方，作为绝缘膜图案(经图案化的绝缘膜)ZMP1。同时，其他绝缘膜ZM1被去除。此后，如图13所示，光致抗蚀剂图案RP1通过灰化等被去除。

[0095] 这样，在MISFET形成区域1A中，侧壁间隔物(侧壁绝缘膜)SW1形成在层压体LM1的侧壁上、电阻元件形成区域1B中，绝缘膜图案ZMP1形成在半导体层SM上。在电阻元件形成区域1B中，半导体层SM具有被绝缘膜图案ZMP1覆盖的部分和未被绝缘膜图案ZMP1覆盖的部分。

[0096] 接下来，如图14所示，通过外延生长的方法，形成半导体层(外延层)EP。半导体层EP形成在半导体层SM的暴露表面上。在MISFET形成区域1A中，半导体层EP形成在未被层压体LM1和半导体层SMa的侧壁间隔物SW1覆盖的部分上。即，在MISFET形成区域1A中，半导体层EP形成在半导体层SMa的区域上，该区域位于包括层压体LM1和层压体LM1的侧壁上形成的侧壁间隔物SW1的结构的两侧上。此外，在电阻元件形成区域1B中，半导体层EP形成在半导体层SMb未被绝缘膜图案ZMP1覆盖的部分上。半导体层EP例如由硅(单晶硅)制成。如上所述，半导体层EP具有在MISFET形成区域1A上形成的半导体部分EP1a、EP1b以及在电阻元件形成区域1B上形成的半导体部分EP2a、EP2b。

[0097] 侧壁间隔物SW1和经图案化的绝缘体ZMP1然后如图15所示被蚀刻掉。在该蚀刻期间，还可以去除栅电极GE上的绝缘膜CP。此外，在该蚀刻中，与侧壁间隔物SW1和绝缘膜图案ZMP1相比，通过在半导体层EP、SM和栅电极GE难以蚀刻的条件下执行蚀刻，可以抑制或防止半导体层EP、SM和栅电极GE被蚀刻。

[0098] 接下来，如图16所示，诸如磷(P)或砷(As)的n型杂质被离子注入MISFET形成区域1A和电阻元件形成区域1B中的半导体层SM1(EP、SM)中。该离子注入在下文中被称为离子注入IM1并且在图16中由箭头示意性地指示。通过该离子注入IM1，在MISFET形成区域1A中，n型杂质被离子注入半导体层SM和EP中的栅电极GE的两侧上的区域中，从而形成n型半导体区域EX(延伸区域和LDD区域)。此外，在该离子注入IM1中，由于栅电极GE可以用作掩模(离子注入阻挡掩模)，在MISFET形成区域1A中，位于半导体层SM的栅电极GE正下方的区域，n型杂质未被注入。此外，在该离子注入IM1中，n型杂质可以被注入到电阻元件形成区域1B中的几乎整个半导体层EP和SM中。

[0099] 接下来，如图17所示，侧壁间隔物SW2在栅电极GE的侧壁上形成为侧壁绝缘膜。侧壁间隔物SW2例如在SOI衬底1的主表面(整个主表面)上，通过形成用于形成侧壁间隔物SW2的绝缘膜来覆盖栅电极GE和半导体层EP，通过各向异性蚀刻技术执行回蚀，绝缘膜可以形成。

[0100] 侧壁间隔物SW2形成在MISFET形成区域1A中的栅电极GE的侧壁上。在图17中，在电阻元件形成区域1B中，示出了在半导体层EP的侧壁上没有形成侧壁间隔物SW2的情况。

[0101] 作为另一形式，当在MISFET形成区域1A中的栅电极GE的侧壁上形成侧壁间隔物SW2时，在电阻元件形成区域1B中，可以在半导体层EP的侧壁上形成侧壁间隔物。在该情况下，在电阻元件形成区域1B中的半导体层EP的侧壁上形成的侧壁间隔物由与MISFET形成区域1A中的栅电极GE的侧壁上形成的侧壁间隔物SW2相同的绝缘体制成。然而，半导体层EP的厚度(高度)小于栅电极GE(较低)的厚度(高度)，在电阻元件形成区域1B中，半导体层EP侧壁上的侧壁间隔物几乎没有形成，因此，即使在半导体层EP的侧壁上形成侧壁间隔物，其尺寸(厚度)也小于侧壁间隔物SW2。因此，即使侧壁间隔物形成在电阻元件形成区域1B中的半导体层EP的侧壁上时，通过后续的蚀刻步骤(包括清洗过程)，电阻元件形成区域1B中的半导体层EP的侧壁上的侧壁间隔物也可以被去除。

[0102] 接下来，如图18所示，诸如磷(P)或砷(As)的n型杂质被离子注入到MISFET形成区域1A和电阻元件形成区域1B中的半导体层EP和SM中。该离子注入在下文中被称为离子注入IM2并且在图18中由箭头示意性地指示。通过该离子注入IM2，在MISFET形成区域1A中，n型杂质被离子注入到半导体层EP和半导体层SM中的栅电极GE和侧壁间隔物SW2两侧上的区域中，从而形成n+型半导体区域SD。此外，在该离子注入IM2中，由于栅电极GE和侧壁间隔物SW2可以充当掩模(离子注入阻挡掩模)，因此在MISFET形成区域1A中，位于半导体层SM的栅电极GE和侧壁间隔物SW2正下方的区域未被注入n型杂质。此外，在该离子注入IM2中，n型杂质可以被注入到电阻元件形成区域1B中的几乎整个半导体层EP和SM中。

[0103] 在MISFET形成区域1A中，在离子注入IM1中，半导体层EP和半导体层SMa中未被栅电极GE覆盖的区域，n型杂质被注入，在离子注入IM2中，半导体层EP、半导体层SMa中的栅电极GE以及未被侧壁间隔物SW2覆盖的区域，n型杂质被注入。离子注入IM2的剂量大于离子注入IM1的剂量，并且n+型半导体区域SD的n型半导体密度高于n‑型半导体区域EX。附加地，由于离子注入IM2的剂量大于离子注入IM1的剂量，电阻元件形成区域1B中的半导体层EP和SM的杂质浓度(n型杂质浓度)主要由离子注入IM2来限定。电阻元件形成区域1B中的半导体层EP和SM(即，半导体部分EP2a、EP2a和半导体层SMa)的杂质浓度(n型杂质浓度)与MISFET形成区域1A中的n+型半导体区域SD的杂质浓度(n‑型杂质浓度)基本相同。n‑型半导体区域EX和n+型半导体区域SD形成用于MISFET的源极或漏极的半导体区域(具有LDD(轻掺杂漏极)结构的半导体区域)。

[0104] 接下来，根据需要，活化退火被执行，活化退火是用于将目前引入的杂质活化的热处理。

[0105] 接下来，如图19所示，绝缘膜ZM2形成在SOI衬底1的主表面上，以覆盖MISFET形成区域1A中的栅电极GE、侧壁间隔物SW2和n+型半导体区域SD，并且覆盖电阻元件形成区域1B中的半导体层EP和SM。绝缘膜ZM2例如由氧化硅膜形成，并且可以通过CVD法等来形成。

[0106] 接下来，如图19所示，光致抗蚀剂图案RP2使用光刻技术形成在绝缘膜ZM2上。光致抗蚀剂图案RP2主要形成在电阻元件形成区域1B上。

[0107] 光致抗蚀剂图案RP2然后被用作蚀刻掩模来蚀刻绝缘膜ZM2。在该蚀刻步骤中，光致抗蚀剂图案RP2下方的绝缘膜ZM2保留为绝缘膜图案(经图案化的绝缘膜)ZMP2，另一绝缘膜ZM2被蚀刻去除。此后，光致抗蚀剂图案RP2通过灰化等被去除，并且图20示出了该步骤。在该图案中，在电阻元件形成区域1B、半导体层EP中，经图案化的绝缘膜ZMP2形成在SM上。
在电阻元件形成区域1B中，半导体层SMa未被半导体层EP覆盖的区域(对应于区域RG2)优选地被绝缘膜图案ZMP2覆盖。此外，在电阻元件形成区域1B中，绝缘膜图案ZMP2搭在半导体层EP的一部分EP2a(半导体部分EP2a)上，半导体层EP的上表面的一部分EP2a(半导体部分EP2a)被绝缘膜图案ZMP2覆盖。

[0108] 接下来，如图21所示，金属硅化物层(金属化合物层)MS通过自对准硅化物(Self Aligned Silicide)技术形成。在MISFET形成区域1A中，金属硅化物层MS形成在n+半导体区域SD的表面(上层部分)上，即，半导体层EP的表面(上层部分)和栅电极GE的表面(上层部分)上。此外，在电阻元件形成区域1B中，半导体层EP(半导体部分EP2a、EP2a)的表面的金属硅化物层MS形成在未被绝缘膜图案ZMP2覆盖的部分中。在电阻元件形成区域1B、半导体层SM的表面中，金属硅化物层MS未形成。

[0109] 金属硅化物层MS形成步骤例如可以如下执行。即，首先，在SOI衬底1的主表面上，金属膜(用于形成金属硅化物层MS的金属膜)形成在SOI衬底1的主表面上，以覆盖栅电极GE、侧壁间隔物SW2和MISFET形成区域1A中的n+型半导体区域SD，并且覆盖电阻元件形成区域1B中的半导体层EP、SM和绝缘膜图案ZMP2。金属膜例如由钴膜、镍膜或镍铂合金膜制成。然后，通过执行热处理，金属膜与MISFET形成区域1A中的栅电极GE和n+型半导体区域SD反应，并且与电阻元件形成区域1B中的半导体层EP(半导体部分EP2a、EP2a)反应。结果，金属硅化物层MS形成，金属硅化物层MS是金属(金属膜)和半导体(栅电极GE、n+型半导体区域SD和半导体层EP)之间的反应层(化合物层)。此后，未反应的金属膜被去除。图21示出了该步骤。当金属膜(形成金属硅化物层MS的金属膜)为镍膜时，金属硅化物层MS为镍硅化物层，并且当金属膜为镍铂合金膜时，金属硅化物层MS为镍铂硅化物层。

[0110] 在电阻元件形成区域1B中，尽管金属硅化物层MS形成在半导体层EP(半导体部分EP2a、EP2a)的表面的未被绝缘膜图案ZMP2覆盖的部分，在被绝缘膜图案ZMP2覆盖的部分，金属硅化物层MS未形成。此外，在电阻元件形成区域1B中，半导体层SMb未被半导体层EP覆盖的部分被绝缘膜图案ZMP2覆盖。因此，在电阻元件形成区域1B中，在半导体层SMb的表面，金属硅化物层MS未形成。绝缘膜图案ZMP2可以用作防止形成金属硅化物层MS的硅化物阻挡层。

[0111] 这样，MISFET 2形成在MISFET形成区域1A中，电阻元件3形成在电阻元件形成区域1B中。

[0112] 接下来，如图22所示，在SOI衬底1的主表面、栅电极GE、半导体层EP、SM上，形成绝缘膜作为层间绝缘膜(层间绝缘膜)L1，以覆盖侧壁间隔物SW2和金属硅化物层MS。

[0113] 可以使用绝缘膜L1，例如，氮化硅膜和氮化硅膜上的氧化硅膜之间的层压膜(氧化硅膜比氮化硅膜厚)或者氧化硅膜的单层膜。在形成绝缘膜L1之后，根据需要，还可以通过CMP法将绝缘膜L1的上表面抛光来增加绝缘膜L1的上表面的平坦度。

[0114] 接下来，如图23所示，使用绝缘膜L1上形成的光致抗蚀剂图案(未示出)作为蚀刻掩模，通过蚀刻绝缘膜L1(优选地干法蚀刻)，绝缘膜L1中的接触孔(通孔、孔)形成CT。接触孔CT被形成为贯穿绝缘膜L1。在MISFET形成区域1A中，接触孔CT形成在栅电极GE和n+半导体区域SD上。此外，在电阻元件形成区域1B中，接触孔CT形成在半导体层EP(半导体部分EP2a、EP2a)上。在接触孔CT形成步骤中，金属硅化物层MS和半导体层EP与绝缘膜L1相比，SM难以被蚀刻的条件下，优选执行蚀刻。

[0115] 接下来，如图24所示，由钨(W)等制成的导电插塞PG形成在接触孔CT中，作为用于连接的导电部分。插塞PG可以如下形成。

[0116] 为了形成插塞PG，首先，在包括接触孔CT的内部(底部和侧壁上)的绝缘膜L1上，阻挡导体膜(例如，钛膜、氮化钛膜或它们的层压膜)通过溅射法或等离子体CVD法形成。然后，由钨膜等制成的主导体膜通过CVD法等而形成在阻挡导体膜上，以填充接触孔CT。之后，接触孔CT外部的绝缘膜L1上的不需要的主外膜和阻挡导体膜通过CMP法、回蚀法等被去除。结果，绝缘膜L1的上表面被暴露，并且插塞PG由接触孔CT中保留的阻挡导体膜和主导体膜形成。

[0117] 接下来，如图25所示，在绝缘膜L1上嵌入插塞PG，以形成用于形成布线的绝缘膜L2。绝缘膜L2可以是单个膜(单个绝缘膜)或层压膜(层压绝缘膜)。

[0118] 接下来，如图25所示，作为第一层布线的布线M1使用单镶嵌法形成。具体而言，首先，在以光致抗蚀剂图案(未示出)为掩模，通过干法蚀刻在绝缘膜L2的预定面积中形成布线槽(用于嵌入布线M1的槽)之后，在主表面(即，包括底部和布线槽的侧壁的绝缘膜L2)上的SOI衬底1形成阻挡导体膜(阻挡金属膜)。作为阻挡导体膜，例如，可以使用氮化钛膜、钽膜、氮化钽膜等。随后，通过CVD法或溅射法在阻挡导体膜上形成铜的种子层，并且通过进一步使用电解电镀法等在种子层上形成铜镀膜(主导体膜)。通过镀铜膜嵌入布线槽内部。然后，通过CMP法，去除除布线槽以外区域中的镀铜膜、种子层和阻挡金属膜，在布线槽中形成以铜为主导电材料的第一布线层M1。

[0119] 此后，为了通过双镶嵌方法等形成第二层和后续布线，此处将省略其图示和描述。比布线M1更上层的布线不限于镶嵌布线，也可以通过对布线用导电膜进行图案化来形成，例如，也可以是钨布线或铝布线。

[0120] 如上所述，本实施例的半导体器件被制造。

[0121] <研究示例>

[0122] 图26是本发明人研究的一个示例的半导体器件的局部截面图。图26示出了形成电阻元件103的区域的截面图。

[0123] 如图26所示，在研究示例的半导体器件中，电阻元件103形成在元件隔离区域ST上。在电阻元件103的两端部的表面上，形成金属硅化物层MS。绝缘膜L1是覆盖电阻元件103的层间绝缘膜，插塞PG102a、PG102b被连接至电阻元件103的两端部表面的金属硅化物层MS。电阻元件103由多晶硅制成，其可以由与栅电极(对应于栅电极GE)具有相同层的多晶硅膜形成。即，通过将公共的多晶硅膜图案化，可以形成栅电极和电阻元件103。

[0124] 对于图26的研究示例，通过将公共的多晶硅膜图案化，可以形成栅电极和电阻元件103，但是电阻元件103的厚度不可避免地变得与栅电极的厚度相同。例如，当栅电极的厚度为100nm时，构成电阻元件103的多晶硅膜的厚度也为100nm。栅电极的厚度考虑MISFET的性质等来设计。因此，考虑电阻元件103所需的特性(即，电阻元件的厚度)来设置栅电极的厚度是困难的。例如，如果电阻元件103的厚度被减小，则电阻元件103的电阻值增大，当减小电阻元件103的厚度时，由于栅电极的厚度也减小，因此很难通过减小电阻元件103的厚度来增大电阻元件103的电阻值。

[0125] 因此，为了增大图26的研究示例中的电阻元件103的电阻，减小构成电阻元件103的多晶硅膜中的杂质浓度是有效的。如果减小构成电阻元件103的多晶硅膜中的杂质浓度，由于电阻元件103的电阻率增加，因此可以增加电阻元件103的电阻值。因此，通过减小构成电阻元件103的多晶硅膜中的杂质浓度，即使在不减小电阻元件103的厚度的情况下，也可以增大电阻元件103的电阻值。

[0126] 然而，当减小构成电阻元件103的多晶硅膜中的杂质浓度时，会出现电阻元件103的电阻的温度系数(电阻温度系数)增加的缺点。此处，电阻温度系数对应于表示每温度1℃电阻变化的比率的系数。当电阻元件103的电阻温度系数增加时，电阻元件103的电阻值的温度相关性增加，并且半导体器件的环境温度发生变化，由于半导体器件因发热而产生的温度变化等，电阻元件103的电阻值会发生很大变化，使用电阻元件103的电路的特性可能会发生变化。这可能是降低半导体器件可靠性的一个因素。

[0127] 当在用于形成MISFET的n+半导体区域SD的离子注入过程中将杂质引入到构成电阻元件103的多晶硅膜中时，构成电阻元件103的多晶硅膜中的杂质浓度变得相当高。在该情况下，虽然电阻元件103的电阻温度系数的增加被抑制，但是由于电阻元件103的电阻率降低，因此很难增加电阻元件103的电阻。因此，当构成电阻元件103的多晶硅膜的杂质浓度低于源极/漏极区域(n+型半导体区域SD)的杂质浓度时，将杂质离子注入构成电阻元件103的多晶硅膜中的步骤需要与形成源极/漏极区域的离子注入步骤分离执行，从而导致半导体器件的制造步骤增加，并且增加了半导体器件的制造成本。

[0128] 此外，在不降低构成电阻元件103的多晶硅膜中的杂质浓度并且不减小电阻元件103的厚度的情况下，当试图增加电阻元件103的电阻值时，电阻元件的长度103(沿电流流动方向的长度)必须增加。在半导体器件中，由于放置电阻元件103所需的区域增大，因此在半导体器件的小型化(面积减少)方面是不利的。

[0129] <主要特征和效果>

[0130] 本实施例的主要特征之一，是形成电阻元件3、构成SOI衬底的半导体层SM以及半导体层SM上形成的外延半导体层(半导体层EP)。

[0131] 具体而言，如图2‑图5所示，半导体层SMb是位于电阻元件形成区域1B中的半导体层SM，在半导体层SMb上形成半导体层EP(外延半导体层)，形成电阻元件3。半导体层EP具有在半导体层SMb上彼此分离形成的两个半导体部分EP2a、EP2b。半导体层SMb包括其上形成半导体部分EP2a的区域RG1a(第一连接部分)以及其上形成半导体部分EP2b的区域RG1b(第二连接部分)，在区域RG1a和区域RG1b之间的区域RG2(元件部分)，其上没有形成半导体层EP。

[0132] 在本实施例中，构成电阻元件3的半导体层SMb具有未形成半导体层EP的区域RG2，通过该区域RG2，可以增大电阻元件3的电阻。即，位于区域RG2中的半导体层SMb上没有形成半导体层EP，区域RG2中的电阻元件3的厚度比各区域RG1a、RG1b中的电阻元件3的厚度薄。因此，可以通过该区域RG2来增加电阻元件3的电阻。具体地，半导体层SMb(见图2)的厚度T1比栅电极GE的厚度薄，优选为30nm以下(T1≤30nm)。位于区域RG2，并且其厚度T1是薄(小)的半导体层SMb，通过电阻元件3的电流路径，可以增加电阻元件3的电阻值，因为构成电阻元件3的半导体层SMb的高杂质浓度(特别是位于区域RG2中的部分)，在抑制电阻元件3的电阻温度系数增加时，可以增加电阻元件3的电阻值。即使在增加半导体层SMb的区域RG2中的杂质浓度时，也可以增加电阻元件3的电阻值，可以抑制电阻元件3的电阻温度系数。因此，半导体器件的环境温度变化，由于半导体器件的这种发热引起的温度变化，可以抑制电阻元件3的电阻值变化，可以抑制或防止利用电阻元件3特性的电路变化，可以提高半导体器件的可靠性。进一步地，厚度T1为薄半导体层SMb的区域RG2，通过操作电阻元件3的电阻值，可以抑制保证所需电阻值的电阻元件3的长度(沿电流流动方向的长度)。因此，在半导体器件中，可以抑制需要放置电阻元件3的区域，这有利于半导体器件的小型化(减小面积)。

[0133] 半导体部分EP2a、EP2b和半导体层SMb的杂质浓度，特别是半导体层SMb的区域RG221 3
的杂质浓度，优选为1×10 /cm以上。因此，可以精确地抑制电阻元件3的电阻温度系数的增加。注意，本实施例的杂质浓度例如是n型杂质浓度。

[0134] 例如，当构成电阻元件的硅区域中的杂质浓度约为1×1019/cm3～1×1020/cm3时，电阻元件的电阻温度系数为1000ppm/℃或更多，并且电阻值因100℃的温度变化而变化10％或更多。因此，通过将半导体层SMb的区域RG2中的半导体层SMb的杂质浓度设置为1×
21 3
10 /cm以上，电阻元件3的电阻值的变化率可以被减小，作为结果，电阻元件3的电阻值的温度相关性可以被有效降低。例如，电阻元件3的电阻温度系数可以被设置为100ppm/℃或更少。

[0135] 附加地，在形成MISFET的源极/漏极区域(n+型半导体区域SD)的离子注入步骤(对应于离子注入IM2)中，杂质离子可以被注入到半导体部分EP2a、EP2b以及半导体部分SMb中。结果，半导体部分EP2a、EP2b和半导体层SMb的杂质浓度(特别是半导体层SMb的区域RG2的杂质浓度)可以被设置为与MISFET(n+型半导体区域SD)的源极/漏极区域的杂质浓度(在21 3
本实施例中为n‑型杂质浓度)基本相同，并且例如可以被设置为1×10 /cm以上。结果，可以增大半导体层SMb的区域RG2的杂质浓度，并且抑制电阻元件3的电阻温度系数的增加，并且可以共同执行将杂质离子注入到半导体层SMb的区域RG2中的离子注入步骤以及形成源极/漏极区域(n+型半导体区域SD)的离子注入步骤，从而抑制半导体器件的制造步骤数量。
因此，可以抑制半导体器件的制造成本。

[0136] 此外，MISFET 2和电阻元件3通过使用SOI衬底1的半导体层SM形成，并且MISFET 2的沟道区域形成在位于栅电极GE正下方的半导体层SMa中。因此，半导体层SMb的区域RG2的厚度T1基本上等于位于MISFET的栅电极GE正下方的半导体层SMa的厚度。半导体层SMa和半导体层SMb各自的厚度优选为30nm以下，并且优选为3nm至30nm。

[0137] 此外，如以上图7所示，当电阻元件3在偏置电流发生部分4中使用时，因为电阻元件3的电阻值，可能需要相当大的电阻值。例如，可能需要2kΩ或更大的薄层电阻作为电阻元件3。此外，当电阻元件3用于偏置电流发生部分4时，可能需要电阻元件3的电阻温度系数较小。在本实施例中，位于区域RG2中并且其上没有形成半导体层EP的半导体层SMb是电阻元件3的电流路径，半导体层SMb(特别是位于区域RG2中的部分)即使增加杂质浓度，也可以增加电阻元件3的电阻值。因此，在减小电阻元件3的电阻值变化率的同时，可以增加电阻元件3的电阻值，即使在偏置电流发生部分4中使用电阻元件3时，也可以准确地提高半导体器件的可靠性，从而抑制放置电阻元件3所需的面积，可以减小半导体器件的尺寸(面积减小)。例如，即使当电阻元件3需要2kΩ或更大的薄层电阻时，通过抑制放置电阻元件3所需的面积，可以减小半导体器件的尺寸(减小面积)。

[0138] 此处，与本实施例不同，假设在半导体层SMb上没有形成半导体层EP(半导体部分EP2a、EP2b)。在该情况下，每个插塞PG2a、PG2b将被连接到半导体层SMb，而不是每个半导体部分EP2a、EP2b。然而，在该情况下，在形成接触孔CT时，由于半导体层SMb的厚度薄，担心每个接触孔CT2a、CT2b贯穿半导体层SMb。如果接触孔(CT2a和/或CT2b)贯穿半导体层SMb，则绝缘层BX在接触孔(CT2a和/或CT2b)的底部被暴露，由此暴露的绝缘层BX也被蚀刻。因此，接触孔(CT2a和/或CT2b)也可以穿透绝缘层BX。这是因为，形成接触孔CT的步骤在绝缘膜L1比半导体层SM更容易被蚀刻的条件下执行。因此，如果绝缘层BX在接触孔CT的底部部分处被暴露，则接触孔CT是绝缘层BX，因为当所暴露的绝缘层BX很可能被上述条件蚀刻时，接触孔(CT2a和/或CT2b)有可能穿透绝缘层BX。此外，如果接触孔(CT2a和/或CT2b)穿透绝缘层BX，则插塞(PG2a和/或PG2b)借助绝缘层BX而被连接到半导体衬底SB。因此，应防止接触孔CT2a、CT2b到达绝缘层BX。

[0139] 相比之下，在本实施例中，半导体部分EP2a形成在半导体层SMb的区域RG1a上，半导体部分EP2b形成在半导体层SMb的区域RG1b上，插塞PG2a被布置在半导体部分EP2a上并且与半导体部分EP2a电连接，并且插塞PG2b被布置在半导体部分EP2b上并与半导体部分EP2b电连接。因此，当接触孔CT形成时，接触孔(CT2a和/或CT2b)可以被准确地防止穿透半导体部分EP和半导体层SMb中的每一个层。即，由于接触孔CT2a形成在半导体部分EP2a上，因此接触孔CT2a必须贯穿半导体部分EP2a和半导体层SMb中的每一个层，使得接触孔CT2a到达绝缘层BX。然而，在本实施例中，由于存在半导体部分EP2a，因此接触孔CT2a难以到达绝缘层BX。此外，由于接触孔CT2b形成在半导体部分EP2b上，因此接触孔CT2b必须贯穿半导体部分EP2b和半导体层SMb中的每一个层，使得接触孔CT2b到达绝缘层BX。然而，在本实施例中，由于存在半导体部分EP2b，因此接触孔CT2b难以到达绝缘层BX。

[0140] 因此，当形成接触孔CT时，可以防止接触孔(CT2a和/或CT2b)到达绝缘层BX。因此，接触孔CT2a、CT2b可以被准确地防止穿透绝缘层BX，从而可以准确地防止插塞PG2a、PG2b借助绝缘层BX连接到半导体衬底SB。因此，半导体器件的可靠性可以被提高。此外，可以提高半导体器件的制造成品率。

[0141] 此外，与本实施例不同，当半导体层EP没有形成在半导体层SMb(半导体部分EP2a、EP2b)上时，金属硅化物层MS形成在半导体层SMb中。然而，由于半导体层SMb的厚度较薄，所以有可能不能很好地形成金属硅化物层MS。

[0142] 另一方面，在本实施例中，如图2至图5所示，半导体部分EP2a、EP2b形成在半导体层SMb上，并且金属硅化物层MS形成在每个半导体部分EP2a、EP2b的表面(上层部分)上。因此，在电阻元件形成区域1B中，存在半导体部分EP2a、EP2b，可以增加用于形成金属硅化物层MS(此处是半导体层EP和半导体层SMb)的半导体区域的厚度，金属硅化物层MS可以精确地形成。

[0143] 半导体层SMb上形成的半导体层EP(半导体部分EP2a、EP2b)的厚度可以是例如大约20nm至60nm。

[0144] 构成电阻元件3的半导体部分EP2a、EP2b可以在与构成MISFET2的源极/漏极区域(n+型半导体区域SD)的半导体层EP(半导体部分EP1a、EP1b)相同的过程中，通过外延生长而形成。因此，不需要增加外延生长步骤来形成半导体部分EP2a、EP2b。在电阻元件形成区域1B上形成半导体部分EP2a、EP2b的外延生长步骤以及在MISFET形成区域1A上形成半导体层EP的外延生长步骤可以通用，可以抑制半导体器件的制造步骤数量。因此，可以抑制半导体器件的制造成本。

[0145] 在本实施例中，金属硅化物层MS形成在每个半导体部分EP2a、EP2b的上表面上，并且每个插塞PG2a、PG2b被连接到金属硅化物层MS。因此，与在不形成金属硅化物层MS的情况下，每个插塞PG2a、PG2b被直接连接到半导体部分EP2a、EP2b相比，可以减小每个插塞PG2a、PG2b的连接电阻。

[0146] 在半导体部分EP2a的上表面中，金属硅化物层MS优选地与半导体部分EP2a的侧面H1分离预定距离(例如，10nm或更大)。类似地，在半导体部分EP2b的上表面中，金属硅化物层MS优选地与半导体部分EP2b的侧面H2分离预定距离(例如，10nm或更大)。因此，当通过将绝缘膜ZM2图案化来形成绝缘膜图案ZMP2时，诸如即使稍微发生光掩模的未对准，也有可能以防止形成区域RG2中的半导体层SMb的表面上的金属硅化物层MS。因此，可以确保针对光掩模未对准的裕度，容易执行制造半导体器件的方法，从而便于过程控制。

[0147] 顺便提及，半导体部分EP2a的上表面的侧面H1对应于面向半导体部分EP2b的侧面，此外，半导体部分EP2b的上表面的侧面H2对应于面向半导体部分EP2a的侧面。

[0148] <修改示例>

[0149] 接下来，将描述本实施例器件的修改。

[0150] 图27是本实施例的第一修改示例的半导体器件的主部分截面图。在图27中，与上述图6相对应的截面(MISFET形成区域1A的截面)以及与上述图2相对应的截面(电阻元件形成区域1B的截面)被示出。

[0151] 在图27的情况下(第一修改示例)，在MISFET形成区域1A中，在半导体衬底SB中形成p‑型半导体区域(p‑型阱)PW1。p‑型半导体区域PW1的杂质浓度(p‑型杂质浓度)高于半导体衬底SB的杂质浓度(p‑型杂质浓度)。p‑型半导体区域PW1与绝缘层BX相邻。p‑型半导体区域PW1位于半导体层SMa下方，绝缘层BX介于p‑型半导体区域PW1与半导体层SMa之间。通过向p‑型半导体区域PW1提供预定电位，可以控制MISFET 2的阈值电压。

[0152] 在半导体衬底SB中，在p‑型半导体区域PW1的下方，以与p‑型半导体区域PW1邻接的方式形成n型半导体区域NW1。此外，在半导体衬底SB中，n型半导体区域NW2形成在元件隔离区域ST的下方，p‑型半导体区域PW1的侧表面被元件隔离区域ST和n型半导体区域NW2包围。因此，p‑型半导体区域PW1由于被绝缘层BX和元件隔离区域ST以及n型半导体区域NW1、NW2包围的状态，MISFET形成区域1A的p‑型半导体区域PW1、电阻元件形成区域1B可以将半导体衬底SB电分离。

[0153] 在图27的情况下(第一修改示例)，在电阻元件形成区域1B中，未形成与半导体衬底SB中的p‑型半导体区域PW1相对应的区域。因此，在电阻元件形成区域1B的半导体衬底SB16 3
中，与绝缘层BX邻接的区域的杂质浓度(p‑型杂质浓度)较低，例如可以小于1×10 /cm 。在电阻元件形成区域1B的半导体衬底SB中，与绝缘层BX邻接的区域的杂质浓度(p‑型杂质浓度)被降低，使得在电阻元件形成区域1B中的半导体层SMb与半导体衬底SB之间形成的寄生电容可以被抑制。

[0154] 图28是本实施例的第二修改示例的半导体器件的主要部分截面图，其对应于上述图27。

[0155] 在图28的情况下(第二修改示例)，在电阻元件形成区域1B中，在半导体衬底SBs中形成p‑型半导体区域(p‑型阱)PW2。p‑型半导体区域PW2的杂质浓度(p‑型杂质浓度)高于半导体衬底SB的杂质浓度(p‑型杂质浓度)。p‑型半导体区域PW2与绝缘层BX邻接。p‑型半导体区域PW2位于半导体层SMb下方，绝缘层BX介于p‑型半导体区域PW2与半导体层SMb之间。p‑16 3 18 3
型半导体区域PW2的p‑型杂质浓度例如可以为约1×10 /cm ～1×10 /cm。可以使得p‑型半导体区域PW2的杂质浓度(p‑型杂质浓度)与p‑型半导体区域PW1的杂质浓度(p‑型杂质浓度)相同，并且然后p‑型半导体区域PW2和p‑型半导体区域PW1可以通过相同的离子注入过程而形成。通过向p‑型半导体区域PW2提供预定电位，可以控制(改变)电阻元件3的电阻。另外，图28的第二修改示例与图27的第一修改示例基本相似。

[0156] 图29是本实施例的第三修改示例的半导体器件的主要部分截面图，其对应于上述图27。

[0157] 在图29的情况下(第三修改示例)，在半导体衬底SBs中，在p‑型半导体区域PW2的下方，以与p‑型半导体区域PW2邻接的方式形成n型半导体区域NW3。此外，在半导体衬底SB中，n型半导体区域NW2形成在元件隔离区域ST下方，p‑型半导体区域PW2的侧表面被元件隔离区域ST和n型半导体区域NW2包围。因此，p‑型半导体区域PW2由于被绝缘层BX和元件隔离区域ST以及n‑型半导体区域NW2、NW3包围的状态，MISFET形成区域1A的p‑型半导体区域以及电阻元件形成区域1B(p‑型半导体区域)的p‑型半导体区域PW1和半导体衬底SB更准确地说，能够电分离。否则，图29的第三修改示例与图28的第二修改示例基本相似。

[0158] 以上基于实施例详细描述了本发明人的发明，但是本发明不限于上述实施例，并且当然可以在不脱离其主旨的情况下进行各种修改。