[0001] 本公开涉及显示技术领域，具体涉及一种显示基板和显示面板。

[0002] 随着显示科技的发展，显示面板的使用已经越来越广泛。其中，薄膜晶体管(ThinFilm Transistor，TFT)阵列(Array)基板是目前显示面板装置中的主要组成部件，用于向显示基板提供驱动电路。传统的底栅(Bottom Gate)结构的薄膜晶体管，由于栅极(Gate)和源漏极(Source/Drain)之间重叠面积比较大，产生了较大的寄生电容，从而导致信号延迟，并且制作出来的薄膜晶体管沟道长度L较大，因而限制了其应用。相关技术中，常2
见的金属氧化物薄膜晶体管的霍尔迁移率约为10cm /V·s，但为了满足显示基板对分辨率、刷新率和窄边框越来越高的需求，对薄膜晶体管的器件特性也提出了更高要求。

[0073] 以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。

[0074] 为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

[0075] 除非另作定义，本公开实施例使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

[0076] 应当理解的是，当层或元件被称为在另一层或基板上时，可以是该层或元件直接在另一层或基板上，或者也可以是该层或元件与另一层或基板之间存在中间层。

[0077] 本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

[0078] 需要说明的是，本公开实施例中的“同层设置”是指两个结构是由同一个材料层经过构图工艺形成的，故二者在层叠关系上是处于同一个层之中的；但这并不表示二者与衬底10间的距离必定相同。

[0079] 随着显示科技的发展，显示面板的使用已经越来越广泛。其中，薄膜晶体管(ThinFilm Transistor，TFT)阵列(Array)基板是目前显示面板装置中的主要组成部件，用于向显示基板提供驱动电路。传统的底栅(Bottom Gate)结构的薄膜晶体管，由于栅极(Gate)和源漏极(Source/Drain)之间重叠面积比较大，产生了较大的寄生电容，从而导致信号延迟，并且制作出来的薄膜晶体管沟道长度L较大，因而限制了其应用。相关技术中，常2
见的金属氧化物薄膜晶体管的霍尔迁移率约为10cm /V·s，但为了满足显示基板对分辨率、刷新率和窄边框越来越高的需求，对薄膜晶体管的器件特性也提出了更高要求。

[0080] 图1为本公开实施例提供的一种显示基板的平面结构示意图，图2为本公开实施例提供的一种显示区内薄膜晶体管的平面结构示意图，图3为图2中AA剖切线对应的截面结构示意图。

[0081] 为了解决上述技术问题中的至少一个或多个，本公开实施例提供一种显示基板，包括衬底10，衬底10上设置有显示区AA和围绕显示区AA的周边区NA，显示基板包括：多个薄膜晶体管，薄膜晶体管包括栅极Gate和有源图形act0，有源图形act0包括第一连接部l1、第二连接部l2和连接在二者之间的沟道部g，沟道部g与栅极Gate相对设置且彼此绝缘。薄膜晶体管的栅极Gate位于有源图形act0远离衬底10的一侧，薄膜晶体管的有源图形act0的霍2
尔迁移率大于等于20cm/v·s；显示区AA和周边区NA分别包括至少一个上述薄膜晶体管。

[0082] 本公开实施例提供的显示基板中包括多个薄膜晶体管，由于有源图形act0包括氧化物半导体材料，且栅极Gate位于有源图形act0远离衬底10的一侧即薄膜晶体管为顶栅型薄膜晶体管，其中有源图形act0的材料采用高迁移率金属氧化物半导体材料，霍尔迁移率2
大于等于20cm /v·s。因此，基于其材料和结构特性，本公开实施例提供的薄膜晶体管既可以实现迁移率的提升，又能保证性能的稳定性，而迁移率的提高能够实现更高的开态电流，以及有利于实现显示基板的窄边框设计。同时，在显示区AA和周边区NA制备相同结构的薄膜晶体管，使得多个薄膜晶体管中对应的各层叠结构可以在同一制备工艺中形成，有利于简化制备过程，提高制备效率。

[0083] 如图2、图3所示，显示基板包括：衬底10、位于衬底10一侧依次设置的第二导电层12、缓冲层BUF、有源半导体层Act、栅绝缘层GI、第三导电层13、缓冲层BUF、第一导电层11、第一子钝化层PVX1、第四导电层14、第二子钝化层PVX2和第五导电层15。其中，第一导电层
11包括数据线DL以及薄膜晶体管的第一极t1和第二极t2；第二导电层12包括薄膜晶体管的遮光图形S；第三导电层13包括栅线GL以及薄膜晶体管的栅极Gate；第四导电层14包括公共电极COM；第五导电层15包括像素电极PIX。以及，第一子钝化层PVX1和第二子钝化层PVX2之间还可以设置有平坦化层PLN。

[0084] 上述缓冲层BUF可以为氧化硅(SiOx)薄膜、氮化硅(SiNx)薄膜、或氧化硅薄膜和氮化硅薄膜交替层叠设置形成复合薄膜。栅绝缘层GI的材料可以包括氮氧化硅、氧化硅、氮化硅、碳氧化硅、氮碳化硅、氧化铝、氮化铝、氧化钽、氧化铪、氧化锆、氧化钛等，且栅绝缘层GI可以形成为单层或多层。层间绝缘层的材料可以包括例如硅化合物、金属氧化物等。钝化层PVX的材料可以包括例如氮氧化硅、氧化硅、氮化硅等。平坦化层PLN可以采用有机绝缘材料制成，例如，该有机绝缘材料包括聚酰亚胺、环氧树脂、亚克力、聚酯、光致抗蚀剂、聚丙烯酸酯、聚酰胺、硅氧烷等树脂类材料等。

[0085] 需要说明的是，上述第四导电层14和第五导电层15中的其中一者包括公共电极COM，另一者包括像素电极PIX即可，本公开实施例对二者的层叠关系不作限定。以下实施例中，以图3中所示结构为准，即像素电极PIX位于公共电极COM远离衬底10一侧进行进一步说明。

[0086] 另外，如图1所示，本公开实施例中显示基板的衬底上还包括绑定区BA，绑定区BA上设置有多个绑定端子，绑定端子配置为与驱动芯片和/或柔性线路板连接，以向显示区内的像素单元提供驱动信号。

[0087] 具体地，每一层设置的图形结构结合下述实施例作详细说明。

[0088] 在一些实施例中，有源图形act0位于上述有源半导体层Act，有源图形act0的材料包括金属氧化物半导体材料，具体可包括氧化铟镓锌(IGZO)、氧化铟镓(IGO)、氧化铟镓锌锡(IGZTO)、氧化铟锌(IZO)、稀土元素掺杂金属氧化物(RE‑OS)中的任意一种或多种，其中稀土元素掺杂金属氧化物可包括镧系掺杂金属氧化物(Ln‑OS)；有源图形act0的材料也可以包括硅材料，具体可包括非晶硅、单晶硅、多晶硅中的任意一种或多种。有源图形act0的结晶状态可以为非晶、部分结晶、单晶和多晶中的一种或多种。在一个示例中，有源图形具有高的迁移率和良好的光学稳定性，可以使对应的薄膜晶体管的霍尔迁移率提升至20‑2
25cm/(V·S)，且保持良好的特性。

[0089] 薄膜晶体管还包括：遮光图形S，位于有源图形act0靠近衬底10的一侧，即遮光图形S位于第二导电层12上。遮光图形S在衬底10上的正投影与沟道部g在衬底上的正投影存在交叠。

[0090] 应当理解的是，遮光图形S的大小与薄膜晶体管特性的稳定性需求相关，遮光图形S的面积越大，薄膜晶体管的特性越稳定。优选地，遮光图形S在衬底10上的正投影覆盖并超出沟道部g在衬底10上的正投影。

[0091] 在一个示例中，遮光图形S的材料可以为金属材料，例如，遮光图形S的材料包括钼(Mo)、铜(Cu)、钛(Ti)中的一种或多种合金。本公开实施例中，遮光图形S配置为对有源图形act0中的沟道部g进行遮光，使薄膜晶体管发热减少，防止光照影响有源图形act0的稳定性。

[0092] 在一些实施例中，显示基板的第一导电层11位于有源图形act0远离衬底10的一侧。薄膜晶体管还包括：位于第一导电层11上的第一极t1和第二极t2，第一极t1连接第一连接部l1，第二极t2连接第二连接部l2；第一极t1在衬底10上的正投影和第二极t2在衬底10上的正投影，均与栅极Gate在衬底10上的正投影无交叠。

[0093] 需要说明的是，上述薄膜晶体管的第一极t1和第二极t2是指薄膜晶体管的漏极和源极，对应地，上述有源图形act0中的第一连接部l1为漏极连接部，第二连接部l2为源极连接部，源极连接部与薄膜晶体管的源极连接，漏极连接部与薄膜晶体管的漏极连接。源极连接部和漏极连接部均可以掺杂有比沟道部g的杂质浓度高的杂质(例如，N型杂质或P型杂质)。沟道部g与薄膜晶体管的栅极Gate正对，当栅极Gate加载的电压信号达到一定值时，沟道部g中形成载流子通路，使薄膜晶体管的源极和漏极导通。

[0094] 进一步地，本公开实施例中薄膜晶体管为顶栅结构，由于栅极Gate和源极、漏极之间没有交叠，所以具有更低的寄生电容，能够降低信号传输的延迟，同时，采用自对准(Self Aligned)的制作方法，能够制作沟道更短的器件，从而减小器件尺寸。

[0095] 在一些实施例中，多个薄膜晶体管包括多个第一薄膜晶体管，且第一薄膜晶体管位于显示区AA。显示基板还包括多条沿第一方向X延伸的栅线GL和多条沿第二方向Y延伸的数据线DL，其中，栅线GL位于第三导电层13，数据线DL位于第一导电层11。多条栅线GL与多条数据线DL限定出多个像素单元，像素单元包括第一薄膜晶体管和对应的像素电极PIX，其中像素电极PIX位于上述第五导电层15中。

[0096] 显示基板的栅线GL的部分复用为第一薄膜晶体管的栅极Gate，第一薄膜晶体管的第一极t1与像素电极PIX连接，第一薄膜晶体管的第二极t2与数据线DL连接。上述像素电极PIX位于第五导电层15中。

[0097] 在一些实施例中，第一薄膜晶体管的栅极Gate和遮光图形S彼此绝缘设置，即第一薄膜晶体管的遮光图形S是独立存在的金属图形，其不连接任何其他结构，因此不会额外增加第一薄膜晶体管的寄生电容。在第一薄膜晶体管中遮光图形S仅作为遮光作用，防止光照对有源图形act0中沟道区的影响，以增加开态电流的稳定性。

[0098] 本公开实施例提供的位于显示区AA的第一薄膜晶体管，在其有源图形act0的沟道部g的宽长比为5μm/4μm时，经测得寄生电容Cgs＝3.85fF。相比于相关技术中常规底栅型薄膜晶体管，其寄生电容Cgs＝7.39Ff。因此，本方案中第一薄膜晶体管的寄生电容Cgs减小1/2，有利于减小像素单元的馈通电压，减小扫描线上的负载电容。

[0099] 在一些实施例中，如图3所示，第一薄膜晶体管的有源图形act0在衬底10上的正投影呈L形图形，第一连接部l1和沟道部g均沿第二方向Y延伸，第二连接部l2包括沿第一方向X延伸的部分和沿第二方向Y延伸的部分。

[0100] 图4为本公开实施例提供的一种周边区内薄膜晶体管的平面结构示意图，图5为本公开实施例提供的一种周边区内薄膜晶体管的截面结构示意图。

[0101] 在一些实施例中，如图4、图5所示，多个薄膜晶体管中包括多个第二薄膜晶体管，第二薄膜晶体管位于周边区NA；第二薄膜晶体管的第一极t1、第二极t2和栅极Gate均为沿第二方向Y延伸的导电图形。

[0102] 本公开实施例中，在显示区AA和周边区NA制备相同结构的薄膜晶体管，使得多个薄膜晶体管中对应的各层叠结构可以在同一制备工艺中形成，有利于简化制备过程，提高制备效率。

[0103] 另外，如图5所示，薄膜晶体管的第一极与有源图形上的第一连接部，以及第二极与有源图形的第二连接部之间可以设置有多个过孔，以此减少薄膜晶体管上出现的寄生电容。

[0104] 在一些实施例中，如图4所示，第二薄膜晶体管的有源图形act0在衬底10上的正投影为矩形图形，第一连接部l1、沟道部g和第二连接部l2，沿第一方向X依次排布。参见图2、图4，虽然位于显示区AA和周边区NA的薄膜晶体管具有相同的叠置结构，但位于不同区域的薄膜晶体管所对应的有源图形act0的图形平面形状不同。

[0105] 在一些实施例中，多个第二薄膜晶体管包括多个第一子晶体管和多个第二子晶体管，其中，第一子晶体管的遮光图形S和栅极Gate电连接；第二子晶体管的遮光图形S和栅极Gate彼此绝缘。

[0106] 本公开实施例中，上述第一子晶体管的遮光图形S和栅极Gate电连接，形成了双栅结构，即遮光图形S还复用为底栅，且遮光图形S和栅极Gate电连接，因此形成了两个导电沟道，增大了开态电流，进而有效抑制了阈值电压的负漂，提高了载流子的迁移率，从而利于窄边框设计。

[0107] 表1为对本公开实施例提供的第一子晶体管和第二子晶体管进行制备并检测，得到的对比数据。如表1所示，在第一子晶体管LS‑0和第二子晶体管LS‑F分别对应的有源图形act0的沟道部g为相同宽长比的情况下，分别向第一子晶体管LS‑0和第二子晶体管LS‑F提供三组不同的阈值电压Vds，可以看出，二者的开态电流接近，但第二子晶体管LS‑F随着阈值电压Vds的增大，Vth负漂明显。而第一子晶体管LS‑0中形成了两个导电沟道，增大了开态电流，进而有效抑制了阈值电压的负漂，提高了载流子的迁移率，从而利于窄边框设计。

[0108] 表1

[0109]

[0110] 图6a为本公开实施例提供的另一种周边区内薄膜晶体管的平面结构示意图，图6b为图6a中CC剖切线对应的截面示意图，图6c为图6a中BB剖切线对应的截面示意图。图7a为本公开实施例提供的又一种周边区内薄膜晶体管的平面结构示意图，图7b为图7a中EE剖切线对应的截面示意图，图7c为图7a中DD剖切线对应的截面示意图。

[0111] 在一些实施例中，为了实现第一子晶体管中遮光图形S和栅极Gate的电连接，通过将遮光图形S和栅极Gate延伸到在显示基板厚度方向上与有源图形act0无交叠的位置，并通过过孔连接。

[0112] 在一些实施例中，如图6a所示，第一子晶体管还包括：第一转接电极Z1，第一转接电极Z1位于第一导电层11，第一子晶体管的遮光图形S和栅极Gate通过第一转接电极Z1电连接。也就是说，第一转接电极Z1与第一子晶体管的源极/漏极同层设置。

[0113] 在一些实施例中，如图6b、图6c所示，第一转接电极Z1通过第一过孔k1与栅极Gate连接，以及通过第二过孔k2与遮光图形S连接，第一过孔k1位于层间介质层ILD上，第二过孔k2贯穿层间介质层ILD和缓冲层BUF；第一过孔k1和第二过孔k2在衬底10上的正投影均与有源图形act0在衬底10上的正投影无交叠。

[0114] 应当理解的是，在制备形成第二过孔k2时，刻蚀缓冲材料薄膜时并未使用单独的掩膜，而是使用与层间介质材料薄膜相同的掩膜，从而节省一道掩膜，以节省制备成本。

[0115] 也就是说，先在层间介质材料薄膜上形成第一过孔k1，然后进行二次刻蚀形成贯穿缓冲材料薄膜和层间介质材料薄膜的第二过孔k2，正是由于缓冲材料薄膜和层间介质材料薄膜使用相同掩膜板，此时，对层间介质材料薄膜的二次刻蚀相当于是在过刻蚀。而层间介质层ILD靠近衬底10的一侧是有源材料薄膜，因此，对层间介质材料薄膜的过刻蚀，存在损伤有源图形act0的风险。

[0116] 如图5所示，第一导电层11位于层间介质层ILD远离有源半导体层Act的一侧，且有源半导体层Act位于层间介质层ILD和缓冲层BUF之间，而第一转接电极Z1位于第一导电层11。这种情况下，在刻蚀第二过孔k2时由于需要同时对缓冲层BUF和层间介质层ILD进行刻蚀，因此有可能会对有源半导体层Act中的有源图形act0造成损伤。

[0117] 为了解决上述技术问题，如图7a所示，本公开实施例提供的显示基板中通过第二转接电极Z2连接第一子晶体管中的遮光图形S和栅极Gate，第二转接电极Z2与像素电极PIX同层设置。

[0118] 在一些实施例中，如图7b、图7c所示，第二转接电极Z2通过第三过孔k3与栅极Gate连接，且通过第四过孔k4与遮光图形S连接，第三过孔k3贯穿层间介质层ILD和钝化层，第四过孔k4贯穿层间介质层ILD、钝化层和缓冲层BUF；第三过孔k3和第四过孔k4在衬底10上的正投影均与有源图形act0在衬底10上的正投影无交叠。

[0119] 参见图5，钝化层包括第一子钝化层PVX1和第二子钝化层PVX2，其中第一子钝化层PVX1位于第一导电层11远离衬底10的一侧，第二子钝化层PVX2位于第一子钝化层PVX1远离衬底10的一侧。另外，参见图3，在显示基板显示区AA中，第一子钝化层PVX1位于第五导电层15的像素电极PIX与第一导电层11的漏极之间，第二子钝化层PVX2位于第五导电层15的像素电极PIX与第四导电层14的公共电极COM之间。

[0120] 需要说明的是，显示基板还可以包括平坦化层PLN，位于第一子钝化层PVX1和第二子钝化层PVX2之间，此时，第三过孔k3和第四过孔k4也分别贯穿上述平坦化层PLN。

[0121] 需要说明的是，在制备形成第三过孔k3的过程中，包括两个步骤，即先在层间介质材料薄膜上形成第一子孔k11，再在第一钝化材料薄膜、第二钝化材料薄膜上形成位于第一子孔k11上方的第三子孔k13，也就是说，第一子孔k11和第三子孔k13共同组成第三过孔k3。

[0122] 同理，在形成第四过孔k4的过程中，也包括两个步骤，即先在层间介质材料薄膜上形成第二子孔k12，再在第一钝化材料薄膜、第二钝化材料薄膜和缓冲材料薄膜上形成连通第二子孔k12的第四子孔k14，也就是说，第二子孔k12和第四子孔k14共同组成第四过孔k4。

[0123] 由此可知，缓冲材料薄膜上形成过孔时，也并未使用单独的掩膜，而是和第一钝化材料薄膜、第二钝化材料薄膜在同一掩膜工艺下形成过孔。此时，形成在缓冲材料薄膜上的过孔是透过第二子孔k12形成的，也就是说，在形成缓冲材料薄膜上过孔时对层间介质层ILD并未造成影响，不会再在层间介质材料薄膜上发生过刻蚀的情况，从而避免了对有源图形act0造成损伤。

[0124] 本公开实施例提供的位于周边区NA的第一子晶体管，其遮光图形S复用为底栅，形成双栅结构的薄膜晶体管，因此其源漏极会受到底栅的正栅压作用而累计产生载流子，使得源漏极的电阻大大降低，从而使得第一子晶体管发热减少，减少第一子晶体管的损伤。

[0125] 图8为本公开实施例提供的再一种周边区内薄膜晶体管的平面结构示意图。

[0126] 在一些实施例中，周边区NA包括第一周边子区na1，第一周边子区na1包括位于显示区AA在第二方向Y一侧的第一区域。显示基板还包括：位于第一区域的多个多路选择电路，多路选择电路分别与选择控制信号线、源极驱动芯片提供的驱动信号线和n个数据线DL电连接，其配置为在选择控制信号线的控制下，向n个数据线DL提供源极驱动芯片输出的数据信号。

[0127] 如图8所示，多路选择电路包括至少一个第二子晶体管，选择控制信号线MUX的部分复用为第二子晶体管的栅极Gate，第二子晶体管的第一极t1连接驱动信号线，第二子晶体管的第二极t2连接与其所属多路选择电路对应的数据线DL。

[0128] 在一些实施例中，如图8所示，多个多路选择电路构成一个多路选择单元，在同一多路选择单元中，不同多路选择电路所对应的不同第二子晶体管的第一极t1连接同一驱动信号线CL。

[0129] 具体地，在一个多个选择单元中，可以包括多个多路选择电路，其中一个多路选择电路中可以对应有至少一个第二子晶体管。一个多路选择电路对应有多个第二子晶体管时，多个第二子晶体管的遮光图形S是分别独立设置的，有利于多路选择电路保持良好的散热状态，进而保证器件稳定性。进一步地，一个多路选择单元中所包括的多个多路选择电路对应的第二子晶体管的第一极t1可以连接同一条驱动信号线CL。

[0130] 在一些实施例中，如图1所示，第一周边子区na1还包括第二区域，第二区域位于显示区AA远离第一区域的一侧，显示基板还包括：位于第二区域的静电防护电路，静电防护电路配置为释放显示基板上产生的静电，静电防护电路中包括至少一个第二子晶体管。

[0131] 上述位于第二区域的静电防护电路中的第二子晶体管与图5中晶体管结构相同，在此不再赘述。

[0132] 在一些实施例中，如图1所示，周边区NA还包括第二周边子区na2，第二周边子区na2包括第三区域，第三区域位于第二区域远离显示区AA的一侧，所述显示基板还包括：位于所述第三区域的触控检测电路，所述触控检测电路中包括至少一个所述第一子晶体管。

[0133] 在一些实施例中，如图1所示，第二周边子区na2还包括第四区域，第四区域位于显示区AA沿第一方向X的两侧，显示基板还包括栅极驱动电路，栅极驱动电路配置为逐行向栅线GL提供扫描信号，栅极驱动电路包括多个第一子晶体管。

[0134] 本公开实施例中，将由高迁移率金属氧化物半导体材料形成有源图形act0的第一子晶体管应用栅极驱动电路上，相比常规氧化物薄膜晶体管，开态电流Ion分别提升约8倍和5倍，在不改变栅极Gate驱动原有电路结构的情况下，可以大幅降提升栅极驱动电路驱动能力，降低栅极驱动电路中薄膜晶体管的尺寸，可实现高分辨率单边驱动设计，节省面板左右边框，使其呈现超窄边框显示外观。

[0135] 上述位于第三区域的触控检测电路、和位于第四区域的栅极Gate驱动电极中的第一子晶体管可以通过图6a中示出的第一转接电极Z1连接遮光图形S和对应的栅极Gate，也可以通过图7a中示出的第二转接电极Z2连接遮光图形S和对应的栅极Gate，本公开实施例对此不作限定。

[0136] 表2为本公开实施例提供的第一子晶体管、第二子晶体管(第一薄膜晶体管)、对比例一和对比例二在不同情况下的同一负载电路中的多组宽长比数据。其中，对比例一和对比例二均为背沟道刻蚀(Back Channel Etch，BCE)工艺形成的底栅型薄膜晶体管，但对比例一中的有源图形act0的材料与本公开实施例中相同，对比例二中的有源图形act0的材料为常规的氧化物材料。由表2中可以看出，同一组负载电路中即实现相同开态电流的情况下，本公开实施例提供的第一子晶体管、第二子晶体管的宽长比和整体尺寸，均明显小于对比例中的薄膜晶体管，从而有利于实现窄边框化设计。

[0137] 表2

[0138]

[0139] 基于上述相同的发明构思，本公开实施例还提供一种显示基板的制备方法，用于制备上述任一实施例中的显示基板。

[0140] 下面通过具体示例，对本申请中分别制备形成上述第一薄膜晶体管(第二子晶体管)、包括第一转接电极Z1的第一子晶体管和包括第二转接电极Z2的第一子晶体管进行详细说明。

[0141] 实施例一、

[0142] 通过步骤S11‑步骤S20形成图2、图3所示的第一薄膜晶体管，具体包括：

[0143] 步骤S11，提供一衬底10，在衬底10上形成遮光图形S，在遮光图形S远离衬底10的一侧形成缓冲层BUF，在缓冲层BUF远离衬底10的一侧形成金属氧化物半导体薄膜。

[0144] 其中，衬底10为玻璃基板，但不限于此，也可以为PI基板或其他基板。缓冲层BUF可以避免玻璃基板或石英基板中的离子移动到薄膜晶体管中，影响薄膜晶体管的性能。具体地，缓冲层BUF的材料可以采用氧化物、氮化物或者氧氮化合物。

[0145] 步骤S12，对氧化物半导体薄膜进行图案化处理，形成有源图形act0。在缓冲层BUF上形成覆盖有源图形act0的栅绝缘层GI，并在栅绝缘层GI上沉积第三金属薄膜。

[0146] 步骤S13，在栅绝缘层GI上形成光刻胶层，并图案化处理形成光刻胶图形，以限定栅极Gate位置。

[0147] 步骤S14，以上述光刻胶图形作为第一掩膜，对第三金属薄膜进行刻蚀，以形成栅极Gate。

[0148] 步骤S15，以光刻胶图形和栅极Gate作为第二掩膜，对栅绝缘层GI进行刻蚀，形成对应的栅绝缘图形。

[0149] 步骤S16，以光刻胶图形、栅极Gate和栅绝缘图形作为第三掩膜，对有源图形act0进行导体化处理，并在导体化处理结束后，剥离光刻胶材料。

[0150] 经过导体化处理之后的有源图形act0中，第一连接部l1和第二连接部l2变为导体，沟道部g保持半导体特性。

[0151] 步骤S17，在有源图形act0和栅极Gate上方形成层间介质材料薄膜，并在层间介质材料薄膜上形成源极接触孔和漏极接触孔。

[0152] 步骤S18，在层间介质层ILD上形成第一金属薄膜，并通过图案化处理形成第一薄膜晶体管的第一极t1和第二极t2，且第一极t1通过漏极接触孔与第一连接部l1连接，第二极t2通过源极接触孔与第二连接部l2连接。

[0153] 步骤S19，在层间介质层ILD上形成覆盖第一薄膜晶体管的第一极t1和第二极t2的第一子钝化层PVX1。

[0154] 当然，在步骤S19之后，进一步包括在所述第一子钝化层PVX1上形成平坦层，在平坦层上形成公共电极COM，然后在平坦化层PLN上形成覆盖公共电极COM的第二子钝化层PVX2；形成贯穿第二子钝化层PVX2、平坦化层PLN和第一平坦化层PLN的过孔；在第二子钝化层PVX2上形成像素电极PIX，像素电极PIX通过上述过孔与第一薄膜晶体管的第一极t1连接。如此，完成包括有第一薄膜晶体管的显示基板的制备。

[0155] 实施例二、

[0156] 通过步骤S21‑步骤S29形成包括第一转接电极Z1的第一子晶体管，其中步骤S21‑步骤S26、步骤S29与实施例一中步骤S11‑步骤S16、步骤S19相同，在此不再说明，仅详细示出第一过孔k1和第二过孔k2的形成过程，具体如下：

[0157] 步骤S27，在有源图形act0和栅极Gate上方形成层间介质材料薄膜，并在层间介质材料薄膜上通过第一转接掩膜进行图案化处理形成第一过孔k1、源极接触孔和漏极接触孔。进一步地，通过第一转接掩膜再次进行图案化处理，形成贯穿层间介质材料薄膜和缓冲材料薄膜的第二过孔k2，并形成最终的层间介质层ILD和缓冲层BUF。

[0158] 需要说明的是，上述层间介质材料薄膜上的所形成的第一过孔k1配置为连接第一转接电极Z1和栅极Gate，第二过孔k2配置为连接第一转接电极Z1和遮光图形S。进而在形成第二过孔k2的过程中，刻蚀缓冲材料薄膜时并未使用单独的掩膜，而是使用与层间介质材料薄膜相同的掩膜，从而节省一道掩膜，以节省制备成本。

[0159] 步骤S28，在层间介质层ILD上形成第一金属薄膜，并通过图案化处理形成第一转接电极Z1、第一薄膜晶体管的第一极t1和第二极t2。

[0160] 第一极t1通过漏极接触孔与第一连接部l1连接，第二极t2通过源极接触孔与第二连接部l2连接；第一转接电极Z1通过第一过孔k1连接栅极Gate，通过第二过孔k2连接遮光图形S，从而实现栅极Gate和遮光图形S的连接，以使第一子晶体管形成双栅结构。

[0161] 实施例三、

[0162] 通过步骤S31‑步骤S39形成包括第二转接电极Z2的第一子晶体管，其中步骤S31‑步骤S26、步骤S28与实施例一中步骤S11‑步骤S16、步骤S18相同，在此不再说明，仅详细示出第三过孔k3和第四过孔k4的形成过程，具体如下：

[0163] 步骤S27，在有源图形act0和栅极Gate上方形成层间介质材料薄膜，并在层间介质材料薄膜上通过第二转接掩膜进行图案化处理形成第一子孔k11、第二子孔k12，以及源极接触孔和漏极接触孔。

[0164] 步骤S29，在层间介质层ILD上形成覆盖第一薄膜晶体管的第一极t1和第二极t2的第一钝化材料薄膜和第二钝化材料薄膜，并通过第二转接掩膜形成贯穿第一钝化材料薄膜、第二钝化材料薄膜的第三子孔k13，以及形成贯穿第一钝化材料薄膜、第二钝化材料薄膜和缓冲材料薄膜的第四子孔k14。上述第三子孔k13与第一子孔k11连接，第四子孔k14与第二子孔k12连接。

[0165] 在一个示例中，第一子孔k11在衬底10上的正投影与第三子孔k13在衬底10上的正投影部分交叠；第二子孔k12在衬底10上的正投影与第四子孔k14在衬底10上的正投影部分交叠。优选地，如图7b、图7c所示，第三子孔k13在衬底10上的正投影覆盖第一子孔k11在衬底10上的正投影；形成在第一钝化材料薄膜、第二钝化材料薄膜的第四子孔k14在衬底10上的正投影覆盖第二子孔k12在衬底10上的正投影。

[0166] 需要说明的是，在形成第三过孔k3的过程中，包括两个步骤，即先在层间介质材料薄膜上形成第一子孔k11，再在第一钝化材料薄膜、第二钝化材料薄膜上形成位于第一子孔k11上方的第三子孔k13，也就是说，第一子孔k11和第三子孔k13共同组成第三过孔k3。

[0167] 同理，在形成第四过孔k4的过程中，也包括两个步骤，即先在层间介质材料薄膜上形成第二子孔k12，再在第一钝化材料薄膜、第二钝化材料薄膜和缓冲材料薄膜上形成连通第二子孔k12的第四子孔k14，也就是说，第二子孔k12和第四子孔k14共同组成第四过孔k4。由此可知，缓冲材料薄膜上形成过孔时，也并未使用单独的掩膜，而是和第一钝化材料薄膜、第二钝化材料薄膜在同一掩膜工艺下形成过孔，从而节省一道掩膜，以节省制备成本。

[0168] 步骤S30，在第二钝化材料薄膜上形成第五金属材料薄膜，通过图案化处理形成第二转接电极Z2，第二转接电极Z2通过第三过孔k3连接栅极Gate，通过第四过孔k4连接遮光图形S，从而实现栅极Gate和遮光图形S的连接，以使第一子晶体管形成双栅结构。

[0169] 本公开实施例还提供一种显示面板，包括上述显示基板。

[0170] 上述显示面板可以为：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本公开对此不作限定。

[0171] 可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。