技术领域 本发明涉及半导体器件。 背景技术 下面的专利文献1到3公开了具有电阻元件和电容元件的半导体器 件。专利文献1描述了一种半导体集成电路的输入保护电路器件，其中 输入焊盘通过电阻器连接到电容器。专利文献2也描述了一种半导体器 件，其包括沿着一沟的表面形成的第一多晶硅层，以及淀积在所述第一 多晶硅层上方的绝缘层上的第二多晶硅层，其中第二多晶硅层填充该沟 并用作电阻器。专利文献3也描述了一种半导体模拟集成电路，其中形 成有电阻器和电容器。 [专利文献1]日本特开2000-12778号公报 [专利文献2]日本特开平11-330375号公报 [专利文献3]日本特开平5-259416号公报 在专利文献1和3中，因为电阻器和电容器形成在分离的位置，所 以难于使半导体器件小型化。在专利文献2中，该沟的内侧是电阻器， 其外侧是电容器，并且电阻器与电容器被构造为集成在一起，因此不能 将该结构应用于其中电阻器和电容器通过绝缘层相互隔离的电路结构。 发明内容 本发明的目的是使包括电阻器和电容器的半导体器件的尺寸小型 化。 根据本发明的一个方面，提供了一种半导体器件，其包括：半导体 基板；所述半导体基板上的第一电阻元件；所述第一电阻元件上方的电 容元件；以及所述第一电阻元件与所述电容元件之间的绝缘层。 附图说明 图1是根据本发明第一实施例的半导体器件的剖面图。 图2是图1的半导体器件的平面图。 图3A到3F是示出制造图1的半导体器件的方法的半导体器件的剖 面图。 图4是根据本发明第二实施例的半导体器件的剖面图。 图5是示出制造图4的半导体器件的方法的半导体器件的剖面图。 图6是示出半导体集成电路(半导体器件)的布局示例的图。 图7是示出根据本发明第三实施例的半导体集成电路(半导体器件) 的布局示例的图。 具体实施方式 (第一实施例) 随着系统的小型化和便携性的提高，需要以低的功耗运行的半导体 集成电路。具体示例包括IC卡和ID芯片(RFID标签)的应用，这些应 用通常不允许具有作为电源的电池，在其中使用的半导体集成电路中， 从要被照射的电磁波的能量中获得电力以进行访问，并且可以以低功耗 实现宽广的通信区域范围。另一方面，针对该应用的电路，强烈要求低 成本，由此需要减小半导体芯片的尺寸。 在IC卡和ID芯片的应用中，用于使电源稳定的平滑电容器较大。 在将平滑电容器与铁电存储器(FeRAM)混合在一起的处理中，具有大电 容的铁电电容器可以用作平滑电容器，因此其在减小芯片尺寸方面是有 利的。另一方面，在该应用中，为了低功耗的目的，需要使用大的电阻 器(具有高电阻的电阻器)来降低所消耗的电流，并且电路中使用的电 阻器的面积变得相对较大，由此阻止了芯片尺寸减小。即，如果与通常 的半导体集成电路类似将电阻器和电容器布置在半导体基板上的二维空 间中的不同位置处，则这些电阻元件和电容元件所占用的面积较大，因 此不能实现芯片尺寸的减小，并且难以使成本降低。在模拟电路中，考 虑将诸如电阻器和电容器的无源元件进行三维设置，由此减小芯片尺寸。 即使在这种半导体器件中，如果电阻器和电容器的位置在二维上相互移 位，则在低功耗的模拟电路中无法期望减小芯片尺寸的效果。下面，将 说明用于解决该问题的本发明的第一实施例。 图1是根据本发明第一实施例的半导体器件的剖面图。该半导体器 件例如是IC(集成电路)卡或者RFID(射频识别)标签。 半导体基板100例如是硅基板。在该硅基板100中形成有N型阱101。 在该N型阱101中形成有P型扩散层103。扩散层103构成了电阻器。在 扩散层电阻器103的两端处形成有P+型接触区域102。在该扩散层电阻器 103上方，隔着绝缘层104和105形成有下电极106。绝缘层104和105 例如由二氧化硅制成。在下电极106上形成有介电材料107，此外，在该 介电材料107上形成有上电极108。电容器120包括下电极106、介电材 料107和上电极108。电容器120是铁电电容器。下电极106例如由Pt(铂)制成。铁电材料107是PZT(锆钛酸铅)。上电极108例如由IrO2 (二氧化铱)制成。在上电极108上形成有绝缘层109。绝缘层109例如 由二氧化硅制成。插接部(plug)110通过接触孔连接到下电极106。插 接部111通过接触孔连接到上电极108。插接部112通过接触孔连接到接 触区域102。插接部110到112例如由W(钨)制成。插接部110和111 是电容器120的端子。插接部112是电阻器103的端子。 电阻器103设置在半导体基板100上。绝缘层104和105设置在电 阻器103与电容器120之间。插接部112经由接触孔连接到电阻器103。 可以将电阻器103和电容器120布置在除插接部112以外的区域中的大 面积上。此外，在电容器120下方没有设置晶体管。通过这种方式，电 容器120可以形成在半导体基板的平坦面上。 图2是图1的半导体器件的平面图。半导体器件(半导体芯片)201 例如包括焊盘202。电容器120被设置为叠置在电阻器103上方。在本实 施例中，电阻器103和电容器120被层叠起来以三维地交叠。因为可以 将电阻器103和电容器120布置为在半导体基板的深度方向上交叠，所 以可以将半导体器件(半导体芯片)小型化。此处，将半导体基板的扩 散层(通过其容易地实现了高电阻)用作电阻器103。与在DRAM存储器 单元中使用的晶体管和电容器的层叠结构相比，这种结构几乎没有制造 问题，并且其在减小芯片尺寸方面(尤其是在需要大量电阻器和电容器 的低功耗模拟电路中)具有显著效果。尤其是在用于要求低功耗的便携 式应用的半导体集成电路中，因芯片尺寸减小可实现成本降低。 图3A到3F是示出制造图1的半导体器件的方法的半导体器件的剖 面图。以使用铁电材料的情况为示例，将描述一种制造具有电阻器和电 容器的三维结构的半导体器件的方法。 首先，如图3A所示，执行隔离出半导体基板的步骤。在该半导体基 板(硅基板)上形成N型阱101。接下来，通过LOCOS(硅局部氧化)只 对半导体基板的一部分表面进行选择性地热氧化，以形成二氧化硅104。 由此，可以电隔离半导体基板上的多个元件。 接下来，如图3B所示，将P型杂质301离子注入到有源区域103， 由此形成使用P型扩散层的电阻器103。 接下来，如图3C所示，使用掩模将P型杂质仅离子注入到区域102， 由此形成P+型接触区域102。 接下来，如图3D所示，在半导体基板的表面上淀积层间绝缘层105， 并且通过CMP(化学机械磨光)对该层间绝缘层105进行平面化。该层间 绝缘层105例如由二氧化硅制成。 接下来，如图3E所示，通过溅射在层间绝缘层105上淀积电容器的 下电极106。该下电极例如由Pt制成。接下来，通过溅射在下电极106 上淀积铁电材料107。该铁电材料107例如是PZT。接下来，通过溅射在 铁电材料107上淀积电容器的上电极108。该上电极108例如由IrO2制成。 接下来，通过光刻和刻蚀将上电极108构图成预定形状。然后，通 过刻蚀将铁电材料107构图成预定形状。随后，通过光刻和刻蚀将下电 极106构图成预定形状。下电极106、铁电材料107和上电极108构成了 铁电电容器120。将该铁电电容器120形成为交叠在扩散层电阻器103的 上方。 接下来，如图3F所示，在半导体基板的表面上淀积层间绝缘层109， 并且通过CMP对该层间绝缘层109进行平面化。该层间绝缘层109例如 由二氧化硅制成。然后通过刻蚀开出接触孔，这些接触孔通向下电极106、 上电极108和电阻器接触区域102。随后，利用插接部110到112掩埋这 些接触孔，并对这些接触孔进行平面化。插接部110到112例如由W制 成。 然后，通过溅射在半导体基板的表面上淀积Al(铝)。然后，将该 Al刻蚀成预定图案，由此形成金属布线的第一层。随后，通过典型的布 线步骤，完成半导体集成电路(半导体器件)，该半导体集成电路具有扩 散层电阻器103与铁电电容器120相层叠的结构。 如上所述，根据本实施例，通过将电容器120布置成交叠在电阻器 103的上方，可以使半导体器件的尺寸小型化，并且可以降低成本。此外， 因为电阻器103可以由具有高电阻的电阻器制成，所以可以实现低功耗 的半导体器件。此外，通过使用铁电电容器作为电容器120，可以减小电 容器120所占用的面积并且可以减小半导体器件的尺寸。 (第二实施例) 图4是根据本发明第二实施例的半导体器件的剖面图。图4的实施 例与图1的实施例的不同之处在于：形成了电阻器401来代替电阻器103 和接触区域102。下面，将描述本实施例与第一实施例的不同之处。在其 他方面，本实施例与第一实施例相同。 电阻器401由淀积在半导体基板上的绝缘层104上的多晶硅制成。 将插接部112连接到电阻器401的两端。与第一实施例类似，将该电容 器120布置为交叠在电阻器401的上方。将绝缘层105布置在电阻器401 与电容器120之间。 然后，将描述制造图4的半导体器件的方法。首先，与第一实施例 类似地执行图3A中所示的步骤。然后，如图5所示，通过CVD(化学汽 相淀积)在半导体基板的表面上淀积多晶硅401。通过光刻和刻蚀将多晶 硅401构图成预定形状。该多晶硅401形成电阻器。随后，执行图3D到 3F中所示的步骤。然而，将插接部112连接到电阻器401的两端。 在本实施例中，与第一实施例类似，通过将电容器120布置成交叠 在电阻器401的上方，可以使半导体器件的尺寸小型化，并且可以降低 成本。此外，因为电阻器401可以被制成具有高电阻的电阻器，所以可 以实现低功耗的半导体器件。此外，通过使用铁电电容器作为电容器120， 可以减小电容器120所占用的面积，并且可以减小半导体器件的尺寸。 (第三实施例) 图6是示出半导体集成电路(半导体器件)的布局示例的图。半导 体集成电路600包括：第一模拟电路601、第一电阻器602、电容器603、 第二模拟电路604、第二电阻器605、存储器606以及逻辑电路607。 在低功耗的模拟电路601和604中，主要在偏置电路中需要大电阻 器以减少所消耗的电流。第一模拟电路601例如是带隙基准电路(band gap reference circuit(BGR))。第二模拟电路604例如是压控振荡器 电路(VCO)。各模拟电路601和604都包括偏置电路。在该偏置电路中， 使用大电阻器来产生偏置电压或偏置电流。将第一电阻器602连接到第 一模拟电路601中的偏置电路。将第二电阻器605连接到第二模拟电路 604中的偏置电路。电阻器603是用于使半导体集成电路600的电源稳定 的平滑电容器。如果将电阻器602、605以及平滑电容器603二维地布置 在分开的位置处，则布局效率较低并且半导体芯片600的尺寸变大。 图7是示出根据本发明第三实施例的半导体集成电路(半导体器件) 的布局示例的图。半导体集成电路700包括：第一模拟电路701、第一电 阻器702、电容器703、第二模拟电路704、第二电阻器705、存储器706 以及逻辑电路707。存储器706和逻辑电路707是数字电路。半导体集成 电路700具有模拟电路701、704，以及混合在一起的数字电路706、707。 本实施例采用根据第一或第二实施例的半导体集成电路。将第一电 阻器702和第二电阻器705布置在半导体基板上。将电容器703布置成 交叠在第一电阻器702和第二电阻器705的上方。将绝缘层布置在电阻 器702、705以及电容器703之间。 在低功耗的模拟电路701和704中，主要在偏置电路中需要大电阻 器来减小所消耗的电流。第一模拟电路701例如是带隙基准电路(BGR)。 第二模拟电路704例如是压控振荡器电路(VCO)。各模拟电路701和704 都包括偏置电路。在偏置电路中，使用大电阻器来产生偏置电压或者偏 置电流。将第一电阻器702连接到第一模拟电路701中的偏置电路。将 第二电阻器705连接到第二模拟电路704中的偏置电路。电容器703是 用于使半导体集成电路700的电源稳定的平滑电容器。 因为将电阻器702、705以及平滑电容器703布置成相交叠，所以布 局效率高，并且可以减小半导体芯片700的尺寸。在图7的半导体集成 电路700中，与图6的半导体集成电路600相比，标号708表示的芯片 区域的面积可以被削减，以减小芯片尺寸。 如上所述，在该实施例中，将用于模拟电路701和704的电阻器702 和705邻近地布置，并且被一起置于半导体集成电路700上的一部分中， 由此获得特定尺寸水平的二维开口空间。然后，将用作平滑电容器的铁 电电容器703层叠在这些电阻器702和705的上方，由此使得可以减小 半导体芯片700的尺寸。 注意，上述实施例中的任意一个只示出了执行本发明的实现示例， 并且本发明的技术范围不应当被理解为限制于这些实施例。即，本发明 可以在不脱离该技术范围、精神、或者其主要特征的情况下以各种形式 来实施。 将电容元件布置成交叠在第一电阻元件的上方，使得半导体器件的 尺寸可以小型化，并且可以降低成本。此外，因为电阻器可以被制造成 具有高电阻的电阻器，所以可以实现低功耗的半导体器件。 相关申请的交叉引用 本申请基于2005年8月30日提交的在先日本专利申请2005-249914 号，并要求其优先权，在此通过引用并入上述申请的全部内容。