[0003] 本发明构思涉及一种半导体器件。

[0004] 近来，半导体器件已被设计为按比例缩小尺寸。另外，随着对具有高操作速度与操作精度的半导体器件的需求增加，已经对包括在半导体器件中的晶体管的结构的优化进行了大量研究。作为改善集成电路装置的密度的一种缩放技术，已经开发了一种包括具有具备三维结构的沟道的FinFET的半导体器件，在该三维结构中，有源鳍形成在衬底上，并且使用该有源鳍形成栅极。

[0019] 在下文中，将如下将参照附图来描述本发明构思的实施例。

[0020] 图1是示出了根据本发明构思的示例实施例的半导体器件的平面图。图2A是沿图1的线A1-A1’和线B1-B1’截取的截面图，并且图2B是沿图1的线A2-A2’和线B2-B2’截取的截面图。

[0021] 参照图1、图2A和图2B，根据示例实施例的半导体器件100可以包括衬底101以及分别设置在衬底101的第一区域I和第二区域II中的第一晶体管TR1和第二晶体管TR2。

[0022] 第一晶体管TR1和第二晶体管TR2可以分别由形成在有源区域104中的第一有源结构ACT1和第二有源结构ACT2以及第一栅极结构G1和第二栅极结构G2形成。

[0023] 有源区域104可以设置在衬底101上。衬底101可以是半导体衬底。例如，衬底101可以是硅衬底或绝缘体上硅(SOI)衬底。有源区域104可以在与衬底101的上表面垂直的方向上从衬底101突出，并且可以在与衬底101的上表面平行的第一方向(例如，X方向)上延伸。在一些实施例中，尽管有源区域104被示出为一个有源区域，但是有源区域104可以设置为在与第一方向交叉的第二方向(例如，Y方向)上平行的多个有源区域104。

[0024] 隔离绝缘层105可以在有源区域104的两侧(例如，相对侧)上设置在衬底101上。隔离绝缘层105可以在第一方向上延伸，并且可以具有在第二方向上彼此间隔开且其间具有有源区域104的各部分。隔离绝缘层105可以包括氧化物、氮化物和/或氮氧化物。在一些实施例中，隔离绝缘层105可以使有源区域104的上侧壁暴露。隔离绝缘层105的上表面可以处于低于有源区域104的上表面的水平(例如，距衬底101的高度)。

[0025] 第一有源结构ACT1和第二有源结构ACT2可以设置在有源区域104上。在平面图(见图1)中，第一有源结构ACT1和第二有源结构ACT2可以被设置为与有源区域104叠置。第一有源结构ACT1和第二有源结构ACT2可以沿有源区域104的上表面在第一方向上延伸。第一有源结构ACT1可以包括沟道层CH和连接(例如，电连接)到沟道层CH在第一方向上的两侧(例如，相对侧)的第一源/漏区SD1，并且第二有源结构ACT2可以包括用作沟道的鳍结构FS和连接(例如，电连接)到鳍结构FS在第一方向上的两侧(例如，相对侧)的第二源/漏区SD2。

[0026] 第一有源结构ACT1和第二有源结构ACT2可以沿有源区域104的上表面在第一方向上布置。当形成了多个第一有源结构ACT1和多个第二有源结构ACT2时，第一有源结构ACT1和第二有源结构ACT2可以被布置为在第二方向上彼此间隔开。另外，当形成多个有源区域104时，第一有源结构ACT1和/或第二有源结构ACT2可以设置在有源区域104中的每一个中。

[0027] 参照图2A，示出了设置在衬底101的第一区域I中的第一晶体管TR1的沿线A1-A1'和线B1-B1'截取的截面图。

[0028] 第一晶体管TR1的沟道层CH可以包括在与衬底101的上表面垂直的方向(例如，Z方向)上间隔开的多个半导体图案。最下面的沟道层CH的半导体图案可以在与衬底101的上表面垂直的方向上与有源区域104间隔开。沟道层CH可以设置在第一源/漏区SD1之间，并且可以与第一源/漏区SD1接触。第一源/漏区SD1中的每一个可以与沟道层CH的侧表面接触。沟道层CH中的每一个可以将第一源/漏区SD1彼此连接。尽管沟道层CH的数量被示出为三个，但是本发明构思不限于此。沟道层CH可以包括硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种。

[0029] 第一栅极结构G1可以设置在第一有源结构ACT1上，并且可以与第一有源结构ACT1交叉。第一栅极结构G1可以在第二方向上延伸，以与有源区域104和隔离绝缘层105交叉。在平面图中，沟道层CH可以与第一栅极结构G1叠置，并且第一源/漏区SD1可以设置在第一栅极结构G1的两侧(例如，相对侧)上。在一些实施例中，第一栅极结构G1可以在第二方向上延伸以与多个第一有源结构ACT1交叉。

[0030] 第一栅极结构G1可以包括栅电极GE、位于栅电极GE与沟道层CH之间的第一栅极绝缘膜GI1、位于栅电极GE的侧表面上的栅极间隔件GS以及位于栅电极GE上的栅极覆盖图案GP。第一栅极绝缘膜GI1可以在栅电极GE与栅极间隔件GS之间延伸，并且第一栅极绝缘膜GI1的最上表面可以与栅电极GE的上表面实质上共面。

[0031] 栅电极GE可以覆盖沟道层CH的最上表面，并且可以覆盖沟道层CH在第二方向上的两个侧表面。栅电极GE可以在第二方向上延伸以覆盖隔离绝缘层105的上表面。栅电极GE可以填充沟道层CH之间的空间以及最下面的沟道层CH与有源区域104之间的空间。第一栅极绝缘膜GI1可以被设置为围绕沟道层CH中的每一个的表面，以插设在沟道层CH与栅电极GE之间，并且沟道层CH中的每一个可以与栅电极GE间隔开，且第一栅极绝缘膜GI1插设于沟道层CH中的每一个与栅电极GE之间。第一栅极绝缘膜GI1可以沿栅电极GE的底表面延伸。即，第一栅极绝缘膜GI1可以插设在栅电极GE与隔离绝缘层105之间以及栅电极GE与有源区域104之间。

[0032] 如此，在设置在衬底101的第一区域I中的第一晶体管TR1中，栅电极GE、沟道层CH和第一源/漏区SD1可以构成环绕栅极(GAA)型电场效应晶体管。

[0033] 相反，设置在衬底101的第二区域II中的第二晶体管TR2的结构与GAA型电场效应晶体管的结构不同。

[0034] 参照图2B，第二晶体管TR2包括在有源区域104上沿第一方向(例如，X方向)延伸的鳍结构FS。鳍结构FS包括在与衬底101的上表面垂直的方向(例如，Z方向)上交替地堆叠的多个第一半导体图案151和多个第二半导体图案152。

[0035] 鳍结构FS可以设置在第二源/漏区SD2之间，并且可以与第二源/漏区SD2接触。第二源/漏区SD2可以共同地与鳍结构FS在第一方向(例如，X方向)上的两个侧表面接触。鳍结构FS(具体地，第二半导体图案152)可以用作沟道。第二半导体图案152中的至少每一个可以将第二源/漏区SD2彼此连接。多个第二半导体图案152可以分别位于与多个沟道层CH实质上相同的水平，并且可以包括相同的半导体材料。第一半导体图案151可以包括相对于第二半导体图案152具有蚀刻选择性的材料。

[0036] 一些实施例中采用的第一半导体图案151可以包括锗(Ge)含量在25％至35％的范围内的硅锗(SiGe)，并且第二半导体图案152可以包括具有相对低的硅(Si)含量或锗(Ge)含量的SiGe。

[0037] 图3A示出了a1-a2截面中在图2B中示出的鳍结构FS的堆叠方向上(即，在与衬底的上表面垂直的方向(例如，Z方向)上)的Ge含量分布。

[0038] 参照图3A，第一半导体图案151的Ge含量(CT)由范围在25％至35％内的SiGe构成，并且第二半导体图案152代表由Si构成的含量分布。在第一半导体图案151与第二半导体图案152之间的边界处示出了含量分布的不连续性。

[0039] Ge含量分布可以抵消不连续性，以防止在将鳍结构FS作为沟道操作的过程中由于带隙不连续性而导致的性能劣化。例如，热扩散可以用于给Ge含量分布带来在竖直方向(例如，Z方向)上的梯度。如图3B中示出的，Ge含量分布可以被构造为在多个第一半导体图案151中的每一个中具有在厚度(例如，竖直)方向上朝向中心增大的梯度。即，多个第一半导体图案151中的每一个具有在其厚度方向上朝向中心增大的Ge浓度梯度，并且Ge含量CT在第一半导体图案151中的每一个的中心中的范围可以为25％至35％。

[0040] 半导体盖层155(图2B)可以在第二方向(例如，Y方向)上被设置为围绕鳍结构FS。半导体盖层155可以设置在鳍结构FS的上表面和在第二方向上的两个侧表面上，并且可以在栅电极GE与隔离绝缘层105之间延伸。半导体盖层155可以包括硅(Si)。

[0041] 在鳍结构FS的接触多个第二半导体图案的区域中，可以通过Ge元素的热扩散来改变含量分布。图4A示出了图2B中示出的鳍结构FS的b1-b2截面中在第二方向(例如，Y方向)上的Ge含量分布。

[0042] 如图4A中示出的，在多个第一半导体图案151中的每一个中，Ge元素被扩散到由硅制成的半导体盖层155中，并且可以具有在第二方向上朝向中心增大的Ge浓度梯度。这里，第一半导体图案151中的每一个的中心中的Ge含量可以在25％至35％的范围内。

[0043] 第二栅极结构G2(图1和图2B)可以设置在第二有源结构ACT2上，并且可以与第二有源结构ACT2交叉。第二栅极结构G2可以在第二方向上延伸，以与有源区域104和隔离绝缘层105交叉。在平面图中，鳍结构FS可以与第二栅极结构G2叠置，并且各第二源/漏区SD2可以共同地设置在第二栅极结构G2的两侧(例如，相对侧)上。在一些示例实施例中，第二栅极结构G2可以在第二方向上延伸，以与多个第二有源结构ACT2交叉。

[0044] 第二栅极结构G2可以包括栅电极GE、位于栅电极GE与半导体盖层155之间的第二栅极绝缘膜GI2、位于栅电极GE的侧表面上的栅极间隔件GS以及位于栅电极GE上的栅极覆盖图案GP。第二栅极绝缘膜GI2可以在栅电极GE与栅极间隔件GS之间延伸，并且第二栅极绝缘膜GI2的最上表面可以与栅电极GE的上表面实质上共面。

[0045] 在第二晶体管TR2中，如图2B中示出的，栅电极GE可以覆盖鳍结构FS的上表面以及其在第二方向上的两个侧表面。栅电极GE可以在第二方向上延伸以覆盖隔离绝缘层105的上表面。第二栅极绝缘膜GI2可以插设在半导体盖层155与栅电极GE之间，以覆盖鳍结构FS的上表面以及鳍结构FS在第二方向上的两个侧表面。第二栅极绝缘膜GI2可以沿栅电极GE的底表面延伸。

[0046] 如上所述，设置在衬底101的第二区域II中的第二晶体管TR2可以是电场效应晶体管，与图2A中示出的具有GAA型的第一晶体管TR1不同，该电场效应晶体管具有使用作为沟道的被半导体盖层155围绕的鳍结构FS的结构。

[0047] 具体地，第一晶体管TR1可以设置在衬底101的第一区域I中，并且衬底101的第一区域I可以是其中形成有多个存储器单元的存储器单元区域或者其中设置有逻辑晶体管的逻辑单元区域。作为示例，第一晶体管TR1可以是存储器单元晶体管的构成多个SRAM单元的部分。作为另一示例，第一晶体管TR1可以是逻辑晶体管的构成处理器核心的部分。

[0048] 另外，第二晶体管TR2可以设置在衬底101的第二区域Ⅱ中，并且衬底101的第二区域II可以是构成电源电路的外围电路区域。

[0049] 第二晶体管TR2可以被设计为在比第一晶体管TR1的电压高的电压下操作。因此，第二栅极绝缘膜GI2的厚度t2可以大于第一栅极绝缘膜GI1的厚度t1。在一些实施例中，第二栅极绝缘膜GI2可以具有比第一栅极绝缘膜GI1的厚度t1大50％或更多的厚度t2。例如，第一栅极绝缘膜GI1的厚度t1可以为2纳米(nm)或更小，并且第二栅极绝缘膜G12的厚度t2可以在3nm至10nm的范围内。

[0050] 上述每个栅电极GE可以包括掺杂的半导体、导电金属氮化物和/或金属。每个栅极绝缘图案GI可以包括氧化硅膜、氮化硅膜、氮氧化硅膜和高介电膜中的至少一种。例如，第二栅极绝缘膜GI2可以包括氧化硅膜和位于氧化硅膜上的氮化硅膜。高介电膜可以包括介电常数高于氧化硅膜的介电常数的材料，诸如氧化铪膜(HfO)、氧化铝膜(AlO)或氧化钽膜(TaO)。栅极间隔件GS和栅极覆盖图案GP中的每一个可以包括氧化硅膜、氮化硅膜和氮氧化硅膜中的至少一种。

[0051] 如图1中示出的，第一晶体管TR1和第二晶体管TR2被示出为形成在不同的导电阱W1和W2中的不同的导电类型的晶体管。例如，第一晶体管TR1可以是形成在n型阱W1中的P型金属氧化物半导体场效应晶体管(P-MOSFET)，并且第二晶体管TR2可以是形成在p型阱W2中的N型金属氧化物半导体场效应晶体管(N-MOSFET)。然而，本发明构思不限于此。因此，在一些实施例中，第一晶体管TR1和第二晶体管TR2可以包括形成在相同的导电阱中的相同的导电类型的晶体管。

[0052] 第一源/漏区SD1和第二源/漏区SD2可以是使用有源区域104的底表面和侧表面上的半导体层作为种子层选择性地生长的外延层。当第一晶体管TR1是P-MOSFET时，第一源/漏区SD1可以包括向沟道层CH提供压应变的材料。例如，第一源/漏区SD1可以包括晶格常数比Si的晶格常数大的SiGe层。第一源/漏区SD1可以具有P型导电性。相反，当第一晶体管TR1是N-MOSFET时，第一源/漏区SD1可以包括向沟道层CH提供拉应变的半导体材料。例如，第一源/漏区SD1可以包括晶格常数比Si的晶格常数小的SiC层，或者与衬底101具有实质上相同的晶格常数的Si层。第一源/漏区SD1可以具有N型导电性。

[0053] 同时，第二源/漏区SD2可以具有与第一源/漏区SD1的外延层相同或相似的外延层。例如，第一源/漏区SD1和第二源/漏区SD2可以包括SiGe外延层或磷化硅(SiP)外延层。

[0054] 根据构成第二源/漏区SD2的外延层的成分，第二晶体管TR2中的第一半导体图案151在第一方向(例如，X方向)上的Ge含量分布可以变化。图4B示出了当第二源/漏区SD2包括具有相对低的Ge含量(CSD)的SiGe外延层时图2B中示出的第二晶体管TR2的b1-b2截面的Ge含量分布。尽管Ge含量在第一半导体图案151的邻近第二源/漏区SD2且与第二源/漏区SD2接触的区域中稍微较低，但是可以看出Ge含量在第一半导体图案151的内部区域中维持在相对高的水平(例如，25％至35％)。如上所提及的，第一半导体图案151在第一方向(例如，X方向)上的Ge含量分布可以根据构成第二源/漏区SD2的外延层的成分进行各种改变。

[0055] 层间绝缘膜123可以设置在第一源/漏区SD1和第二源/漏区SD2上。栅极结构可以位于层间绝缘膜123中。层间绝缘膜123的上表面可以与栅极覆盖图案GP的上表面实质上共面。层间绝缘膜123可以包括氧化硅膜或氮氧化硅膜。

[0056] 分别连接(例如，电连接)到第一源/漏区SD1和第二源/漏区SD2的第一接触插塞CT1和第二接触插塞CT2(图1)可以被设置为穿过层间绝缘膜123。第一接触插塞CT1可以与第一源/漏区SD1接触，并且第二接触插塞CT2可以与第二源/漏区SD2接触。第一接触插塞CT1和第二接触插塞CT2可以包括导电金属氮化物和/或金属。例如，第一接触插塞CT1和第二接触插塞CT2可以包括诸如氮化钛(TiN)、氮化钨(WN)或氮化钽(TaN)的金属氮化物和/或诸如Ti、W或Ta的金属。在一些实施例中，第二接触插塞CT2的下表面可以位于第二源/漏区SD2的凹部中，并且可以处于低于第二半导体图案152中的最上面的第二半导体图案152的上表面的水平。

[0057] 图5A和图5B是根据本发明构思的示例实施例的半导体器件的截面图。

[0058] 参照图5A和图5B，可以理解，除了引入了内部间隔件IS之外，根据示例实施例的半导体器件与图1、图2A和图2B中示出的半导体器件100相似。因此，除非另有特别说明，否则可以参照与图1、图2A和图2B中示出的半导体器件100的相同或相似部件的描述来理解图5A和图5B的部件。

[0059] 与图1、图2A和图2B中示出的半导体器件100不同，图5A中示出的第一晶体管可以包括内部间隔件IS，其设置在第一源/漏区SD1中的每一个与栅电极GE之间。内部间隔件IS可以设置在栅电极GE的一侧上。内部间隔件IS和沟道层CH可以在与衬底101的上表面垂直的方向上交替地设置。第一源/漏区SD1中的每一个可以与沟道层CH接触，并且可以与栅电极GE间隔开，且内部间隔件IS插设在第一源/漏区SD1中的每一个与栅电极GE之间。第一栅极绝缘膜GI1可以插设在栅电极GE与沟道层CH中的每一个之间，并且可以在栅电极GE与内部间隔件IS中的每一个之间延伸。各沟道层CH可以共同地提供沟道区CH1。内部间隔件IS中的每一个可以与第一栅极绝缘膜GI1接触。

[0060] 与图5A中示出的第一晶体管相似，图5B中示出的第二晶体管还可以包括内部间隔件IS，其设置在第二源/漏区SD2中的每一个与第一半导体图案151之间。第二源/漏区SD2中的每一个与第二半导体图案152接触，但是可以与第一半导体图案151间隔开，且内部间隔件IS插设于第二源/漏区SD2中的每一个与第一半导体图案151之间。

[0061] 第二晶体管的内部间隔件IS(也被称作“第二内部间隔件”)可以与第一晶体管的内部间隔件IS(也被称作“第一内部间隔件”)在相同的工艺中形成。第一晶体管和第二晶体管的内部间隔件层可以包括相同的绝缘材料。

[0062] 在一些示例实施例中，在源/漏极的凹部形成(见图10)之后以及在源/漏极的外延生长(见图11)之前，可以通过局部选择性地蚀刻第一半导体图案151以及在经蚀刻的部分中填充绝缘材料等来形成第一半导体图案151。

[0063] 如此，内部间隔件IS可以在多个沟道层CH之间设置在栅电极GE在第一方向上的两侧(例如，相对侧)上，并且内部间隔件IS可以在多个第二半导体图案152之间设置在多个第一半导体图案151在第一方向上的两侧(例如，相对侧)上。例如，内部间隔件IS可以包括氮化硅(SiN)、碳氮化硅(SiCN)、氮氧化硅(SiON)、氮硼化硅(SiBN)、氮碳氧化硅(SiOCN)、氮碳硼化硅(SiBCN)和/或碳氧化硅(SiOC)。

[0064] 在下文中，将参照附图来描述根据本发明构思的示例实施例的半导体器件的制造方法。

[0065] 图6至图11是示出了根据本发明构思的示例实施例的半导体器件的制造方法的主要工艺(具体地，形成鳍结构和虚设栅极结构的工艺)的立体图。为了便于描述，将通过将该工艺划分为集中在第一晶体管TR1和第二晶体管TR2的制造工艺上的主要工艺来描述该工艺。

[0066] 参照图6，在衬底101上形成其中交替地堆叠有第一半导体层111和第二半导体层112的堆叠结构ST。

[0067] 衬底101可以包括第一区域I和第二区域II。例如，第一区域I可以是存储器单元或逻辑区域，并且第二区域II可以是诸如电源电路的外围电路区域。可以在与衬底101接触的第一半导体层111上交替地形成第二半导体层112和第一半导体层111。堆叠结构ST的最上层可以是第二半导体层112，但不限于此。可以使用例如外延生长方法来形成第一半导体层111和第二半导体层112，但不限于此。

[0068] 第一半导体层111和第二半导体层112可以各自包括具有不同的蚀刻选择性的材料。例如，在第一区域I中，第一半导体层111可以用作用于形成栅电极的牺牲层，并且第二半导体层112可以用作沟道层。在此情况下，即使在蚀刻第一半导体层111时，半导体层112也可以几乎不保持蚀刻性。第一半导体层111可以包括SiGe，诸如Ge含量为25％至35％的SiGe。第二半导体层112可以包括例如Si和第III-V族化合物半导体中的一种。

[0069] 随后，在堆叠结构ST上形成在第一方向(例如，X方向)上延伸的第一掩模图案M1和第二掩模图案M2。第一掩模图案M1和第二掩模图案M2可以由氧化硅膜、氮化硅膜和氮氧化硅膜中的至少一种材料形成。

[0070] 接下来，参照图7，可以分别使用第一掩模图案M1和第二掩模图案M2作为掩模来蚀刻堆叠结构ST，以形成第一鳍结构AF1和第二鳍结构AF2。

[0071] 在示例实施例中，可以通过对堆叠结构ST进行蚀刻直到衬底101的上表面的一部分来形成与第一鳍结构AF1和第二鳍结构AF2对应的突出部分(或有源区域)104，并且可以围绕突出部分104来形成隔离绝缘层105。隔离绝缘层105可以部分地覆盖突出部分104的侧表面。隔离绝缘层105的上表面可以在衬底101上被形成为低于突出部分104的上表面。即，衬底101上的突出部分104可以突出高于隔离绝缘层105。第一鳍结构AF1和第二鳍结构AF2可以包括分别交替地堆叠在衬底101的第一区域I和第二区域II中的第一半导体图案151和第二半导体图案152。

[0072] 随后，参照图8，可以在第二鳍结构AF2上形成半导体盖层155，并且可以在第一鳍结构AF1和第二鳍结构AF2上顺序地形成蚀刻停止层131和虚设栅极层。随后，使用第三掩模图案M3和第四掩模图案M4来执行蚀刻工艺以形成第一虚设栅电极DG1和第二虚设栅电极DG2。

[0073] 第一虚设栅电极DG1和第二虚设栅电极DG2可以分别与第一鳍结构AF1的一部分和第二鳍结构AF2的一部分交叉，以形成在第二方向Y上延伸的第一虚设栅电极DG1和第二虚设栅电极DG2。在本蚀刻工艺中，半导体盖层155和蚀刻停止层131也可以与第一虚设栅电极DG1和第二虚设栅电极DG2一起被图案化。

[0074] 如图8中示出的，第二虚设栅电极DG2的下部分包括与第二鳍结构AF2的一部分交叉的半导体盖层155。半导体盖层155可以被设置为与第二鳍结构AF2的所述部分的上表面以及其在第二方向上的两个(例如，相对)侧表面直接接触。半导体盖层155可以与第二半导体图案152由相同的材料形成。例如，半导体盖层155可以包括硅(Si)。例如，第一虚设栅电极DG1和第二虚设栅电极DG2可以分别是多晶硅和非晶硅中的一种。例如，蚀刻停止层131可以由选自氧化硅层、氮化硅层和氮氧化硅层中的至少一个层形成。

[0075] 接着，参照图9，可以在第一虚设栅电极DG1和第二虚设栅电极DG2的侧壁上形成栅极间隔件GS。

[0076] 具体地，在衬底101上形成覆盖第一虚设栅电极DG1、第二虚设栅电极DG2、第一鳍结构AF1和第二鳍结构AF2的间隔件膜。随后，可以回蚀刻间隔件膜以形成保留在第一虚设栅电极DG1的侧壁和第二虚设栅电极DG2的侧壁上的栅极间隔件GS。

[0077] 栅极间隔件GS可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、氮碳氧化硅(SiOCN)和它们的组合中的至少一种。在图9中，栅极间隔件GS被示出为单层，但是本发明构思不限于此，并且可以具有多层结构。

[0078] 随后，参照图10，去除第一鳍结构AF1的暴露于第一虚设栅电极DG1和栅极间隔件GS的两侧(例如，相对侧)的部分，以在第一鳍结构AF1中形成第一凹部R1。相似地，去除第二鳍结构AF2的暴露于第二虚设栅电极DG2和栅极间隔件GS的两侧(例如，相对侧)的部分，以在第二鳍结构AF2中形成第二凹部R2。

[0079] 在一些实施例中，可以同时执行第一凹部R1形成工艺和第二凹部R2形成工艺。当形成第一凹部R1和第二凹部R2时，可以留下有源区域104的与衬底101接触的部分以用作外延种子，但不限于此。可以通过第一凹部R1和第二凹部R2的侧表面暴露出交替地堆叠的第一半导体图案151和第二半导体图案152。如果需要，还可以执行可选的用于形成内部间隔件的蚀刻工艺。例如，在第二晶体管TR2的情况下，在形成凹部之后且在形成第一源/漏区SD1和第二源/漏区SD2之前，可以对第一半导体图案151的侧表面进行选择性地局部蚀刻，并且可以在经蚀刻的空间中形成内部间隔件IS。

[0080] 接着，参照图11，可以执行第一鳍结构AF1和第二鳍结构AF2上的外延生长工艺以填充第一凹部R1和第二凹部R2。可以用单个工艺同时执行用于第一凹部R1和第二凹部R2的外延生长工艺。

[0081] 第一虚设栅电极DG1和第二虚设栅电极DG2的两侧上的外延生长可以提供第一源/漏区SD1和第二源/漏区SD2。可以使用有源区域104的暴露于第一凹部R1和第二凹部R2的底表面的表面以及暴露于第一凹部R1和第二凹部R2的侧表面的第一半导体图案151和第二半导体图案152作为种子层来执行外延生长工艺。第一源/漏区SD1和第二源/漏区SD2可以具有在生长工艺期间被定义为晶体学稳定表面的各种形状。例如，第一源/漏区SD1和第二源/漏区SD2可以具有五边形截面。同时，当第一源/漏区SD1和第二源/漏区SD2包括硅(Si)和/或掺杂有n型杂质的碳化硅(SiC)时，第一源/漏区SD1和第二源/漏区SD2的截面可以是六边形或者具有平缓角度的多边形。

[0082] 在下文中，将参照图12A至图15B来描述根据示例实施例的制造半导体器件的方法的形成栅极结构的工艺。

[0083] 具体地，图12A、图13A、图14A和图15A是每个主要工艺的沿线A1-A1'和线A2-A2'截取的截面图，并且图12B、图13B、图14B和图15B是每个主要工艺的沿线B1-B1'和线B2-B2'截取的截面图。

[0084] 图12A和图12B示出了针对图11中示出的部分的沿线A1-A1'和线A2-A2'截取的截面以及沿线B1-B1'和线B2-B2'截取的截面。

[0085] 参照图12A和图12B，第一源/漏区SD1与第一鳍结构AF1的位于第一虚设栅电极DG1和栅极间隔件GS的下部中的侧表面(即，与第一半导体图案151和第二半导体图案152)接触。相似地，第二源/漏区SD2与设置在第二虚设栅电极DG2和栅极间隔件GS的下部中的第二鳍结构AF2接触。

[0086] 同时，参照图12B，蚀刻停止层131可以与第一鳍结构AF1直接接触，但是半导体盖层155可以被形成为与第二鳍结构AF2直接接触，并且可以在半导体盖层155上设置蚀刻停止层131。

[0087] 随后，参照图13A和图13B，层间绝缘膜123可以被形成为覆盖第一源/漏区SD1和第二源/漏区SD2、第一虚设栅电极DG1和第二虚设栅电极DG2以及栅极间隔件GS，并且随后，可以将层间绝缘膜123平坦化，直到使第一虚设栅电极DG1和第二虚设栅电极DG2暴露。

[0088] 在本平坦化工艺中，可以去除第三掩模图案M3和第四掩模图案M4。层间绝缘膜123可以包括低介电常数材料、氧化物膜、氮化物膜和氮氧化物膜中的至少一种。低介电常数材料可以包括例如柔性氧化物(FOX)、Tonen硅氮烷(TOSZ)、未掺杂硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子增强四乙基原硅酸四乙酯(PETEOS)、氟硅酸玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)、可流动CVD(FCVD)氧化物或它们的组合。

[0089] 接着，参照图14A和图14B，可以去除第一虚设栅电极DG1和第二虚设栅电极DG2，并且可以通过被暴露的区域选择性地去除蚀刻停止层131。随后，对第二半导体图案152执行选择性蚀刻工艺。

[0090] 根据本工艺，如图14A中示出的，可以在栅极间隔件GS之间形成第一开口区域H1和第二开口区域H2。当在第二方向上通过第一开口区域H1使第一鳍结构AF1的第一半导体图案151和第二半导体图案152的侧表面暴露时，由于第二鳍结构AF2仍被第二开口区域H2中的半导体盖层155覆盖，因此可以不使第二鳍结构AF2的第二半导体图案152暴露。

[0091] 在第一区域I中，可以使用对第一半导体图案151的蚀刻率比对第二半导体图案152的蚀刻率高的蚀刻剂来去除第一半导体图案151。可以形成分别与第一半导体图案151对应的多个空间h。结果，在第一区域I中，第二半导体图案152可以通过在第一方向上连接第一源/漏区SD1来提供沟道层CH。

[0092] 可替换地，即使当相同的蚀刻工艺应用到第二区域II时，也通过半导体盖层155不使第一半导体图案151暴露，从而使得第二鳍结构AF2的结构可以保持原样。

[0093] 接着，参照图15A和图15B，可以在第一区域I中沿第二半导体图案152的外周和栅极间隔件GS的侧壁以及被暴露的第一源/漏区SD1来形成第一栅极绝缘膜GI1。另外，可以在第二鳍结构AF2的表面(即，第二区域II中的半导体盖层155的上表面和栅极间隔件GS的侧壁)上形成第二栅极绝缘膜GI2。

[0094] 可以共形地形成第一栅极绝缘膜GI1和第二栅极绝缘膜GI2，并且可以通过另一绝缘膜形成工艺来形成第一栅极绝缘膜GI1和第二栅极绝缘膜GI2。如上所述，第二栅极绝缘膜GI2的厚度可以大于第一栅极绝缘膜GI1的厚度。

[0095] 随后，可以在第一栅极绝缘膜GI1和第二栅极绝缘膜GI2上形成栅电极GE以在第二方向Y上延伸。具体地，在第一区域I中，可以在栅极间隔件GS之间的空间、沟道层CH之间的空间以及最下面的沟道层CH与有源区域104之间的空间中形成栅电极GE。

[0096] 另一方面，在第二区域II中，可以在栅极间隔件GS的侧壁之间形成栅电极GE。栅电极GE可以设置在第二栅极绝缘膜GI2之间并且在鳍结构FS的上表面上，并且可以沿鳍结构FS在第二方向上的侧表面延伸。

[0097] 图16示出了根据本发明构思的示例实施例的半导体器件的截面图。

[0098] 参照图16，可以理解，除了半导体盖层155’的结构不同之外，根据示例实施例的半导体器件与图5B中示出的半导体器件(具体地，第二晶体管)相似。因此，除非另外说明，否则可以参照图2B和图5B中示出的半导体器件(具体地，第二晶体管)的相同或相似部件的描述来理解图16中示出的部件。

[0099] 栅极间隔件GS可以设置在栅电极GE在第一方向上的两个侧表面上。一些实施例中采用的半导体盖层155’可以沿栅极间隔件GS的内部侧表面以及鳍结构FS的上表面和两个侧表面延伸。与图5B中示出的半导体器件不同，在形成第二虚设栅电极DG2之前不引入半导体盖层155’，并且半导体盖层155’可以被理解为在去除第二虚设栅电极DG2和蚀刻停止层131之后形成的结果。

[0100] 如上所阐述的，根据本发明构思的示例实施例，可以提供具有改善的电学特性的具有三维结构的沟道的半导体器件。

[0101] 尽管以上已经示出并描述了示例实施例，但是对本领域普通技术人员而言将显而易见，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以做出修改和改变。