技术领域
[0001] 本发明涉及电路设计领域，特别涉及一种基于内存的设计架构及服务器。
相关背景技术
[0002] 在电子设备中，分为内存和外存两种。外存是电子设备的硬盘，内存是CPU（Central Processing Unit，中央处理器）能直接寻址的存储空间。内存是电子设备中的主要部件，特点是访问数据的速率快。其中DDR（Double Data Rate，双倍数据率）是其中性价比比较高的一种内存，其传输速率宽和可靠性高，广泛应用于电脑、服务器、游戏机等设备中。
[0003] DDR内存包括多种内存规格，目前不同的DDR内存，都需要重新做DIMM（Dual Inline Memory Module Slot，双列直插式内存模块插槽）槽/PCB（Printed Circuit Board，印刷电路板）板设计，分别做成产品。消费者只能择一选择，不能直接升级，这样会导致研发的费用增加，消费者的费用也会增加。
具体实施方式
[0049] 本发明的核心是提供一种基于内存的设计架构及服务器，通过同一印刷电路板上的错位插槽和预设部件，使得第一内存插槽和第二内存插槽可以灵活地支持至少两种不同的内存规格，而不需要重新设计印刷电路板；用户可以选择并在同一主板上使用不同规格的内存，降低了研发和生产成本，同时提升了产品的灵活性和可升级性，解决了不同内存导致的研发和消费者费用增加的问题。
[0050] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0051] 一方面，如图1所示，本发明提供了一种基于内存的设计架构，包括：印刷电路板；第一内存插槽11和第二内存插槽12，每个内存插槽的内部沿横向排布有若干个引脚；第一内存插槽11与第二内存插槽12在横向排布上错位设计，且第一内存插槽11中的N个预设引脚与第二内存插槽12中的N个预设引脚在纵向排布上对齐，N为正整数；预设部件13，设于第二信号层上，第一内存插槽11中的全部引脚通过第一信号层与中央处理器连接，第二内存插槽12中的全部引脚通过第二信号层上设置的预设部件13与中央处理器连接；第一内存插槽11中的N个预设引脚与第二内存插槽12中的N个预设引脚通过预设部件13连接；N个预设引脚为第一内存和第二内存中功能相同的引脚，第一内存与第一内存插槽11对应，第二内存与第二内存插槽12对应。
[0052] 本实施例旨在解决不同DDR内存规格导致的PCB电路设计复杂性和成本增加的问题。该设计包括一个印刷电路板（PCB），在其上布置了两个内存插槽：第一内存插槽11和第二内存插槽12。每个内存插槽内部沿横向布置有多个引脚，用于与内存模块连接。首先，第一内存插槽11和第二内存插槽12在横向排布上是错位设计的，这意味着它们的引脚布置相互不同。然而，关键的创新在于纵向排布上的设计：第一内存插槽11中的一组预设引脚与第二内存插槽12中对应位置的一组预设引脚是对齐的。这些预设引脚在功能上是相同的，例如数据线、地址线或控制信号线，这样做的目的是确保两个插槽能够同时支持相同的基本功能。其次，引入了预设部件13，位于第二信号层上。这些预设部件13与第二内存插槽12中的全部引脚相连，形成一个中继层。通过这个中继层，第二内存插槽12中的引脚可以连接到中央处理器（CPU）。相比之下，第一内存插槽11中的引脚直接通过第一信号层与CPU连接，没有经过额外的中继部件。
[0053] 最后，预设部件13不仅连接第二内存插槽12中的引脚，而且特别是连接到第一内存插槽11中与之对应的预设引脚。这种设计确保了不同DDR内存规格的插槽在同一PCB板上可以共存，并能够通过合理的布线和信号处理，适应不同内存模块的特定要求。其中，预设部件14可以为连接器
[0054] 总体而言，这种设计通过错位插槽布局和预设部件13的引入，使得同一PCB板可以支持多种DDR内存规格（如DDR4和DDR5），从而减少了产品开发和制造的复杂性，降低了成本，并提升了消费者的选择灵活性和产品的市场竞争力。
[0055] 通过这种设计，不同类型和规格的内存模块可以在同一个印刷电路板上灵活使用，消费者可以根据需求选择合适的内存而无需更换整个PCB板，从而节省了研发和生产成本，提高了产品的灵活性和可升级性。
[0056] 在上述实施例的基础上，以下实施例中以第一内存为DDR5内存，第二内存为DDR4内存，第一内存插槽11为DDR5内存插槽，第二内存插槽12为DDR4内存插槽为例进行说明。
[0057] 在一种实施例中，还包括：第一盲孔，设于第一信号层对应的第一内存插槽11的N个预设引脚和第二信号层对应的第二内存插槽12的N个预设引脚之间；第一盲孔用于连接第一内存插槽11的N个预设引脚和第二内存插槽12的N个预设引脚，以在第一内存插入第一内存插槽11时，第一内存通过第一信号层连接中央处理器，在第二内存插入第二内存插槽12时，第二内存通过第一盲孔、预设部件13连接中央处理器。
[0058] 本实施例进一步完善了前述基于内存的设计架构，通过引入第一盲孔来增强不同DDR内存规格的插槽之间的灵活连接性和兼容性。
[0059] 本实施例中，除了已有的印刷电路板（PCB）、第一内存插槽11和第二内存插槽12之外，还包括了第一盲孔。第一盲孔位于第一信号层，它的作用是连接第一内存插槽11中的一组预设引脚和第二信号层上的第二内存插槽12中对应的另一组预设引脚。具体来说，这些预设引脚在设计中被分配为N个，它们在第一内存插槽11和第二内存插槽12之间具有相同的功能。当第一内存模块插入第一内存插槽11时，这些N个预设引脚通过第一信号层直接连接到中央处理器（CPU），实现数据、地址和控制信号的传输。而当第二内存模块插入第二内存插槽12时，这些N个预设引脚通过第一盲孔与预设部件13连接起来，预设部件13位于第二信号层。这个中继层的引入允许第二内存插槽12中的引脚能够有效地通过预设部件13再次连接到中央处理器，确保了第二内存模块的正常操作和数据传输。
[0060] 具体地预设部件13为连接器时，在连接器上设计盲孔（盲孔尺寸较小，可以避免因孔径过大，而导致信号之间短路）从TOP层到BOT层，这样连接器的PIN就和DDR4 DIMM和DDR5 DIMM相连，从而使DDR4 DIMM和DDR5 DIMM的N个预设引脚相连。此时对应的工作原理为：当BOT面连接器不上件，DDR4 DIMM和DDR5 DIMM开，导线不连通，只有DDR5信号和CPU连通，就可以使用DDR5 DIMM。同时通过BIOS烧录相应的软件，使CPU端的信号与DDR5 DIMM端PIN信号保持一致，从而保持DDR5 DIMM 零件的正常工作。当BOT面连接器上件，DDR4信号和CPU连通，就可以DDR4 DIMM上件，使DDR4 DIMM与CPU连通。同时通过BIOS烧录相应的软件，使CPU端的信号与DDR４ DIMM端PIN信号保持一致从而保持DDR4 DIMM零件的正常工作。这样，PCB板可以实现既可以支持DDR4 DIMM，也可以支持DDR5 DIMM，从而服务器实现DDR4 DIMM和DDR5 DIMM的相互切换
[0061] 通过这种设计，即使在同一个。PCB板上同时存在不同DDR内存规格的插槽，仍能够保持统一的信号传输路径和连接机制。这种灵活的结构使得消费者可以根据需求选择不同的内存规格，而无需重新设计和制造PCB板，从而降低了开发和生产成本，提升了产品的市场竞争力和用户的使用体验。
[0062] 在一种实施例中，预设部件13的全部引脚的横截面为圆形；预设部件13的引脚的横截面的尺寸与第一盲孔的横截面的尺寸相同。
[0063] 在该实施例中，预设部件13的全部引脚都采用圆形横截面。与此同时，第一盲孔的横截面尺寸也与预设部件13引脚的横截面尺寸相同。这种设计有助于减小由于引脚尺寸不匹配而引起的Stub效应。
[0064] Stub是指在高频电路中由于信号传输路径上出现的额外长度或者突然的阻抗变化而引起的反射或者信号失真问题。在内存插槽和中央处理器之间的信号传输过程中，如果引脚之间的连接不良或者存在过长的Stub，可能会导致信号的衰减、延迟或者干扰，从而影响整个系统的稳定性和性能。
[0065] 通过使用圆形横截面的引脚和相匹配的盲孔设计，可以有效减少Stub效应的发生。圆形横截面的引脚能够提供更加均匀和可靠的信号传输路径，降低信号传输中的阻抗变化，减少信号的反射和衰减，从而保证了数据信号的高速传输和稳定性。
[0066] 因此，这种设计不仅考虑了插槽和连接器的物理布局和信号路线的合理性，还通过引脚和盲孔的设计匹配，有效地优化了内存模块与中央处理器之间的电信号传输质量，提升了整个系统的性能和可靠性。
[0067] 如图2所示，在一种实施例中，第一内存插槽11沿横向排布设置有两排引脚，第二内存插槽12沿横向排布设置有两排引脚；第一内存插槽11中靠近第二内存插槽12的一排引脚与第二内存插槽12中靠近第一内存插槽11的一排引脚之间的距离为第一距离；预设部件13的第一引脚和第二引脚之间的距离为第一距离。
[0068] 在这种实施例中，第一内存插槽11和第二内存插槽12沿横向均布置了两排引脚。特别地，第一内存插槽11中靠近第二内存插槽12一侧的一排引脚与第二内存插槽12中靠近第一内存插槽11一侧的一排引脚之间的距离被定义为第一距离。同时，预设部件13的第一引脚和第二引脚之间也保持着这个第一距离。
[0069] 这种设计考虑了DDR4和DDR5内存之间的兼容性，以及PCB板面积的限制。DDR4和DDR5内存模块在安装时需要按照最小距离排列，以节省空间并确保DDR4和DDR5的走线距离最短。因此，连接器前后两排PIN之间的距离被设计为与DDR4和DDR5内存模块中相邻PIN之间的距离相等。
[0070] 如图4所示，根据目前CPU端DDR5/DDR4信号设计情况统计如下：DDR4内存的数据信号线有9组（每组12根net），地址线+控制信号线+2对时钟信号等共36根net。DDR5内存的线数据线有10组（每组12根net），地址线+控制信号线+1对时钟信号等共24根net。其中9组数据信号PIN复用。对于地址线+控制信号线+2对时钟信号等，DDR4内存/DDR5内存兼容并复用PIN设计22个，DDR4内存单独设计7个PIN，DDR5内存单独设计2个PIN。另外DDR4内存的地址线+控制信号线和DDR5内存的数据线（靠近CPU地址线的那一组数据线）兼容设计7个PIN，剩下5个PIN、DDR5内存的数据线单独设计。
[0071] DDR4内存/DDR5内存对应的内存槽DIMM端的设计PIN脚数量相同，但是PIN定义却不一样。因此DDR4/DDR5对应的内存槽做兼容设计，内存槽中的设计如下：
[0072] DDR4的内存槽的内存零件和DDR5的内存槽的内存零件错位并排摆放，DDR5内存槽的内存零件靠近CPU，DDR4内存槽的内存零件错位摆放在后面。错位摆放位置：DDR5内存槽的第7PIN（开始连接CPU的DDR数据信号net的PIN）和DDR4内存槽的第３PIN（开始连接CPU的DDR数据信号net的PIN）对齐，DDR5内存槽和DDR4内存槽的power pin分布在两侧。
[0073] 这种布局和距离设计的优势在于，它保证了内存插槽和连接器的布线布局紧凑而有效，最大程度地减少了信号传输的延迟和干扰。同时，通过使得DDR4和DDR5模块之间的距离一致，系统能够在支持不同内存规格的同时，保持高效的信号传输和稳定的电气特性，从而提升了整体系统的性能和可靠性。
[0074] 在一种实施例中，第一内存插槽11上除N个预设引脚之外的引脚包括第一电源引脚，第二内存插槽12上除N个预设引脚之外的引脚包括第二电源引脚时，内存设计架构还包括：第一开关，设于第一电源引脚和中央处理器的电源层之间，用于在第一内存插入第一内存插槽11时导通；第二开关，设于第二电源引脚和中央处理器的电源层之间，用于在第二内存插入第二内存插槽12时导通。
[0075] 在该实施例中，内存设计架构引入了第一开关和第二开关，以解决DDR4和DDR5内存模块在CPU端电压不同的问题。
[0076] 首先，第一内存插槽11和第二内存插槽12除了包含用于连接内存模块的N个预设引脚外，还各自包含了第一电源引脚和第二电源引脚。这些电源引脚分别连接到中央处理器的电源层。
[0077] 为了适应DDR4和DDR5内存模块的不同电压需求（DDR4为1.2V，DDR5为1.1V），在第一电源引脚和第二电源引脚与中央处理器电源层之间分别设置了第一开关和第二开关。这些开关的作用是在插入相应内存模块时将电源层与电源引脚连接起来，确保供电电压能够满足内存模块的要求。
[0078] 另外，为了实现CPU power plane的共用，从而减少PCB板的层叠数量和设计复杂度，CPLD管理芯片被引入用于管理电压的切换。当DDR5 DIMM或DDR4 DIMM被插入时，CPLD管理芯片接收到相应DIMM零件型号的信息。根据接收到的信息，CPLD管理芯片控制相应的开关，使CPU power plane的电压得以调整，以匹配所插入的DDR内存模块的电压需求。
[0079] 原理图如图5所示，在CPU端DDR4/DDR5的电压不一样，DDR4为1.2V电压，DDR5为1.1V电压，若使CPU power plane 实现共用，可以减少层叠的数量，从而减小PCB板设计难度，也降低了PCB板的加工成本。由于DDR5 DIMM/DDR4 DIMM上power电压不同，分别将DDR5 DIMM/DDR4 DIMM上3.3V电压和2.5V电压信号传递到CPLD管理芯片，从而判断DIMM零件型号是DDR5 DIMM还是DDR4 DIMM。CPLD管理芯片接收DIMM型号后，控制开关，使CPU power plane 改变电压值，满足CPU power要求。
[0080] CPU power切换电压方案如图6所示，其中，CPLD从BIOS中得知CPU 电源的电压值（1.2V或者1.1V），然后和从电源平面中检测到的电压做对比，然后通过控制可调节电阻改变反馈电压，从而电源模块改变输出电压值。
[0081] 因此，通过这些设计，该内存架构能够在支持不同DDR内存规格的同时，有效管理和调整电压供应，以确保系统的稳定性和性能优化。这种方法不仅简化了PCB板的设计和制造流程，还降低了生产成本，同时提升了产品的灵活性和适应性。
[0082] 在一种实施例中，目标内存包括至少一个固定防反插引脚时，固定防反插引脚设置有预设凸起；内存设计架构还包括：设于印刷电路板、且目标内存对应的目标内存插槽上、且与固定防反插引脚对应位置设置有预设凹槽；目标内存插入目标内存插槽时，预设凸起与预设凹槽对应贴合；目标内存为第一内存和第二内存中的一个。
[0083] 在一种实施例中，预设凸起为与横向之间设有预设倾斜角度的弹片，预设凹槽的倾斜角度与预设凸起的倾斜角度一致。在一种实施例中，预设凹槽的深度不超过三个信号层的厚度。
[0084] 在这种实施例中，内存设计架构引入了固定防反插引脚和预设凹槽的概念，旨在确保DDR5和DDR4内存模块在插入时不会发生误插，并且能够有效防止错误安装。
[0085] 首先，目标内存（DDR5或DDR4）的设计中至少包含一个固定防反插引脚，这个引脚上设置有预设的凸起结构。同时，在印刷电路板上，目标内存对应的插槽位置上设有与固定防反插引脚对应的预设凹槽。当目标内存模块插入到目标内存插槽时，这些预设凸起与预设凹槽可以精确对应和贴合。
[0086] 具体到实施例中的设计细节，预设凸起可以是带有预设倾斜角度的弹片结构，而预设凹槽的倾斜角度与预设凸起的倾斜角度相匹配。这种设计确保了插槽和引脚之间的正确对位，防止了内存模块误插或者反向插入。
[0087] 此外，为了不影响信号层的走线面积，预设凹槽的深度被限制在不超过三个信号层厚度的范围内。这样既保证了PCB板的结构完整性和稳定性，又有效地防止了内存模块的错误安装。
[0088] 总体来说，通过引入固定防反插引脚和预设凹槽的设计，该方案实现了DDR5和DDR4 DIMM零件的兼容性和安全性，使得在制造和装配过程中，能够迅速识别和防止错误的内存模块安装，提高了生产效率和产品质量保证。
[0089] 如图7和图8所示，该方案DDR5/DDR4 DIMM零件兼容设计，防止DDR4/DDR5插错,DDR5 DIMM的3个固定PIN修改设计成倾斜的弹片。如图7。长度不超过TOP层到L2层的厚。这样不影响信号层的走线面积。同时在PCB板的TOP层和L2层之间开一个尺寸，倾斜度一致的槽如图8。当DDR5 DIMM零件在打件时，若打在PCB板的DDR4 DIMM区域，倾斜弹片与DDR4 DIMM上三个固定孔安装不符，DDR5 DIMM零件打不上去。工厂人员很快能区分出DDR5零件打错。
[0090] 在一种实施例中，预设凸起还可以是通过在固定引脚的末端设计一个小球形突起，用于与凹槽匹配，确保插入时的准确对位；此时对应的，预设凹槽可以为特别设计的球形凹槽，与球形突起相互配合，提供更精确的定位和对齐。
[0091] 本实施例，这种设计结构，预设凸起通过在固定引脚末端设计一个小球形突起，而预设凹槽则特别设计为球形凹槽。其中，球形凹槽能够精确地匹配球形突起，确保在插入过程中凸起能够准确、稳定地落入凹槽中，从而实现精确的位置对位。这种对位不仅提高了组件插拔的精度，还可以减少错误插入的可能性，增强了设备的可靠性和稳定性。此外，由于球形突起和凹槽的设计，插入和拔出操作更加顺畅和可靠，有助于提升整体的用户体验和设备的操作效率。
[0092] 在一种实施例中，第一信号层与中央处理器之间的距离小于第二信号层与中央处理器之间的距离；第一内存插槽11的N个预设引脚通过设于第一信号层上的第一走线与预设部件13的N个第一引脚连接；第二内存插槽12的N个预设引脚通过设于第二信号层上的第二走线与预设部件13的N个第二引脚连接；第一内存插槽11上除N个预设引脚之外的引脚通过第一信号层直接与中央处理器连接；第二内存插槽12上除N个预设引脚之外的引脚通过预设部件13上除N个第二引脚之外的其它引脚与中央处理器连接；第二内存插槽12上除N个预设引脚之外的引脚包括数据信号对应的引脚、地址信号对应的引脚、控制信号对应的引脚及时钟信号对应的引脚时，内存设计架构还包括：第二盲孔，用于连接设于印刷电路板的第三信号层上的数据信号对应的数据线与第二信号层上设置的连接器；第三盲孔，用于连接设于印刷电路板的第四信号层上的控制信号和/或地址信号和/或时钟信号对应的线路与第二信号层上的连接器。
[0093] 在该实施例中，内存设计架构通过巧妙的信号层布线和盲孔设计，实现了对DDR4和DDR5内存的有效支持和切换。
[0094] 首先，第一信号层和第二信号层与中央处理器之间的距离不同，第一信号层更接近中央处理器（如top层），而第二信号层则更远一些（如bottom层）。在内存插槽设计中，第一内存插槽11的N个预设引脚通过设于第一信号层上的第一走线与预设部件13的第一引脚连接。而第二内存插槽12的N个预设引脚则通过设于第二信号层上的第二走线与预设部件13的第二引脚连接。这样的布线设计可以有效管理和分配信号路径，确保内存模块与中央处理器的稳定连接。
[0095] 为防止信号串扰，数据信号对应的数据线在一个信号层（如L3层，预设部件13在bottom层的话，则第二通孔用来连接L3层和bottom层），地址线、控制线及时钟线在一个信号层（这里第三通孔的设计原理与第二通孔原理相同，在此不再赘述），以优化信号传输效率。
[0096] 针对DDR4信号的单独设计PIN，考虑到CPU端的布线优化和信号走线要求，BOT面连接器上的PIN被设计成两种方案。根据具体情况，若CPU DDR4的单独设计PIN位置在时钟信号线的左侧，那么BOT面连接器的PIN将按照方案一设计（如图3所示）。这些PIN通过盲孔连接到BOT层，然后与BOT层连接器上的PIN相连，最终连接到DDR4 DIMM的PIN上。这种设计保证了信号的有效传输和布线的合理性，同时满足了DDR4内存模块的特定要求。
[0097] 如果CPU DDR4的单独设计PIN位置在时钟信号线的右侧，则BOT面连接器的PIN将按照方案二设计（如图3所示），仍然通过类似的方式进行布线和连接，以确保信号的稳定性和电路的可靠性。
[0098] 总体而言，这种内存设计架构不仅考虑了信号层之间的布线优化和信号路径的分配，还充分利用了盲孔技术来简化布线复杂度，确保了DDR4和DDR5内存模块在插入时能够正确连接，并且满足高速信号传输的要求。
[0099] 另一方面，本发明还提供了一种服务器，包括上述的基于内存的设计架构。
[0100] 对于服务器的介绍，请参照上述实施例，本发明在此不再赘述。
[0101] 还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的状况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0102] 对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
