[0001] 本发明涉及芯片测试技术领域，尤其涉及用于芯片可靠性测试的干扰同步方法、系统、介质及设备。

[0002] 在现代电子设备中，尤其是家电产品中，芯片作为核心控制单元，其可靠性至关重要。然而，在实际应用中，芯片常常面临感性和容性干扰的复杂工况，这些干扰会对芯片的正常运行造成严重影响。尤其是在执行某些敏感指令时（例如中断现场的入栈和出栈操作），干扰的影响可能导致指令缓存或读取的位错误，从而引发偶发性故障。这种故障往往具有随机性，给产品的可靠性检测和故障定位带来了极大的挑战。

[0003] 在芯片处于存在感性干扰的环境中，尤其是在带有加热丝等感性组件的家电产品中，这些组件在通断过程中会产生干扰信号。当这些干扰信号恰好耦合到芯片执行关键敏感指令时，故障便会随之出现。然而，这种干扰的发生与指令执行之间并没有固定的同步关系，导致二者的耦合呈现随机性，增加了故障的不可预测性。

[0004] 因此，如何通过调节干扰发生与敏感指令执行时机的耦合性，成为有效检测芯片在特定干扰工况条件下可靠性的关键所在。

[0035] 下面将参照附图更详细地描述本发明的示例性实施例。虽然附图中显示了本发明的示例性实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。

[0036] 目前，芯片在经过晶圆测试（Chip Probing，CP）和芯片封装后最终测试（Final Test，FT）筛选后，通常被认为是合格的，可以投入产品应用。然而，由于这些测试未能模拟真实的工况下可能出现的干扰条件，合格芯片在特定的干扰环境中仍然可能出现故障。这类故障往往在产品投入市场后逐渐显现，且由于其偶发性特征，给工程技术人员的故障定位和可靠性检测带来了极大的困难。故障的结果可能是灾难性的，例如敏感指令的关键比特被篡改，导致全局中断被禁止，从而引发家电设备的功能失效，甚至影响到设备中储存物品的质量。

[0037] 对此，如何有效同步干扰信号与芯片敏感指令的执行，成为提高特定工况下芯片可靠性的检测与故障快速定位的重要选择。为了验证电气和电子设备对感性负载、继电器触点弹跳等瞬态切换过程产生的干扰，家用电器在出厂前通常会进行电快速瞬变脉冲群抗干扰实验。这一方法通过在设备的电源端、控制端、信号端和接地端口耦合快速脉冲群，以确保产品符合相关标准（如GB‑T 17626.4‑2008）。尽管这一方法能够在一定程度上发现故障点，但由于脉冲信号的串入时机与芯片敏感指令的执行时间是异步的，其耦合表现为随机状态，因此仍然存在在实际使用中逐渐暴露出故障的风险。

[0038] 如图1和图2所示，以敏感指令为中断现场出栈指令为例，本发明申请人通过大量实验证实，即使对芯片各类端口频繁地施加脉冲群，也难以实现干扰信号与敏感指令的有效同步耦合。这导致在符合相关标准的产品中，依然出现了不同设备在不同时间点故障的情况。干扰信号的随机性与敏感指令的执行时机之间的耦合关系，使得故障的捕捉和定位变得极为困难，给产品的售后维护带来巨大的挑战。因此，深入研究感性干扰与芯片敏感指令之间的关系，并寻找有效的检测和定位方法，显得尤为重要。

[0039] 基于此，本发明实施例中，提供了一种用于芯片可靠性测试的干扰同步方法。首先，通过调整敏感指令的执行时机，使其晚于干扰信号，从而确保在敏感指令执行时，干扰信号的影响能够有效被控制。其次，接收被测芯片在执行敏感指令时发出的同步干扰控制指令，以调整干扰源生成干扰信号的时机。这一过程有效地改变了敏感指令与干扰信号之间的异步性，实现了二者的同步耦合。显然，这种方法不仅提高了芯片在特定干扰环境下的可靠性检测效率，还能够在有故障的家电产品中提升故障复现的频率，进而加速问题定位。由此，能够显著节省产品的可靠性检测时间和人力成本，同时降低故障维护的经济开支，提升整体产品的市场竞争力。

[0040] 如图3所示，本发明实施例提供的用于芯片可靠性测试的干扰同步方法的一种实施方式的流程示意图，该方法可以包括：

[0041] S100、在被测芯片的敏感指令被执行之前，被测芯片输出同步干扰控制指令到干扰同步控制模块，其中，同步干扰控制指令的输出时间与敏感指令的执行时间之间存在一个前置延迟时间。

[0042] 其中，被测芯片（Microcontroller Unit，MCU）指的是存在可靠性测试和评估需求的集成电路或微处理器。可以理解的是，被测芯片具体可以是控制家电功能的微控制器，也可以是负责家电中电源的管理和转换的功率管理芯片，还可以是用于检测环境信息的传感器芯片。

[0043] 其中，敏感指令指的是在被测芯片中涉及关键操作或数据处理的指令。

[0044] 可选的，敏感指令可以包括中断现场出栈指令、内存访问指令、寄存器读写指令、条件跳转指令、无条件跳转指令、函数调用指令和返回指令、传感器启停指令、执行通信协议指令、定时器指令、计数器指令、获取系统资源指令和管理内存指令。

[0045] 其中，同步干扰控制指令由被测芯片输出的，用于控制干扰源的指令。同步干扰控制指令的作用是确保干扰信号的生成与敏感指令的执行之间能够实现时间上的协调，以确保在敏感指令执行时，干扰信号能够恰当地介入，从而模拟真实的干扰环境。

[0046] 其中，前置延迟时间是指在执行敏感指令之前，为了确保干扰信号能够适时介入而设置的时间延迟。这一时间延迟用于调整干扰生成的时机，以便在敏感指令被执行时，干扰信号能够在适当的时间点被触发，从而实现有效的干扰测试。

[0047] 在被测芯片执行敏感指令之前，首先需要获取该芯片输出的同步干扰控制指令。这些同步干扰控制指令会在敏感指令执行之前发出，并且在两者之间存在一个前置延迟时间。

[0048] 具体的，在敏感指令执行之前，被测芯片会首先输出同步干扰控制指令，本发明实施例可以在被测芯片输出同步干扰控制指令至敏感指令执行之前插入前置延迟时间，以确保敏感指令的缓存或读取过程会在干扰信号发生之后进行，从而提高干扰测试的准确性和可靠性。

[0049] 可选的，被测芯片在前置延迟时间内输出无操作指令（No Operation，NOP）。

[0050] 可以理解的是，无操作指令的执行不会对系统状态产生任何改变，这为芯片提供了一个稳定的状态窗口。在这一时间段内，系统可以专注于处理即将到来的同步干扰控制指令，而无需担心其他操作的干扰。这种稳定性有助于确保同步干扰控制指令的准确传输和执行，从而增强系统对干扰的响应能力。

[0051] S110、干扰同步控制模块在接收到被测芯片输出的同步干扰控制指令之后，等待干扰生成延迟时间结束，并在干扰生成延迟时间结束时，控制干扰信号生成并输出，其中，干扰生成延迟时间与前置延迟时间和预先测量出的干扰触发延迟时间之间存在特定的时间关系，以确保干扰信号能够同步介入到敏感指令的执行过程中。

[0052] 其中，干扰生成延迟时间指的是在触发干扰源输出干扰信号之前，所设定的延迟时间段。干扰生成延迟时间的设置是为了确保在执行敏感指令时，干扰信号能够及时介入，从而影响芯片的行为。干扰生成延迟时间的设定需要考虑前置延迟时间和预先测量出的干扰触发延迟时间之间的特定关系。

[0053] 其中，干扰源指的是能够产生特定干扰信号的设备或模块。这些干扰信号可能是电磁干扰、功率波动或其他类型的信号，其目的是为了测试被测芯片在受到外部干扰时的稳定性和可靠性。

[0054] 其中，干扰信号是由干扰源生成的信号，这些信号在特定的时间点被注入到被测芯片的工作环境中，以模拟外部干扰对芯片操作的影响。

[0055] 其中，干扰触发延迟时间为干扰同步控制模块从接收到同步干扰控制指令至输出干扰信号之间的平均延迟时间。这一时间段的测量和控制是确保干扰信号能够在适当的时刻介入敏感指令执行过程的重要因素。通过精确测量干扰触发延迟时间，可以优化干扰生成流程，以达到预期的测试效果。

[0056] 本发明提供的用于芯片可靠性测试的干扰同步方法，该方法包括：在被测芯片的敏感指令被执行之前，被测芯片输出同步干扰控制指令到干扰同步控制模块，其中，同步干扰控制指令的输出时间与敏感指令的执行时间之间存在一个前置延迟时间；干扰同步控制模块在接收到被测芯片输出的同步干扰控制指令之后，等待干扰生成延迟时间结束，并在干扰生成延迟时间结束时，控制干扰信号生成并输出，其中，干扰生成延迟时间与前置延迟时间和预先测量出的干扰触发延迟时间之间存在特定的时间关系，以确保干扰信号能够同步介入到敏感指令的执行过程中。本发明通过前置延迟时间调整敏感指令的执行时机，使其晚于干扰信号，再结合前置延迟时间和干扰触发延迟时间确定出的干扰生成延迟时间调整干扰源生成干扰信号的时机，能够有效调节干扰发生与敏感指令执行时机之间的耦合性，从而确保了干扰信号的输出与敏感指令的执行具有良好的时间协调性，使得干扰作用能够在敏感指令执行时适时介入，从而实现更加精确的测试和验证，提升了芯片在特定工况下的可靠性检测效果。通过这种调节机制，不仅能够提高对干扰影响的敏感性，还能更准确地模拟真实应用场景下的工作环境，提高故障复现的概率，为后续的问题定位与解决提供了有力支持。本发明通过前置延迟时间调整敏感指令的执行时机，使其晚于干扰信号，再结合前置延迟时间和干扰触发延迟时间确定出的干扰生成延迟时间调整干扰源生成干扰信号的时机，能够有效调节干扰发生与敏感指令执行时机之间的耦合性，从而确保了干扰信号的输出与敏感指令的执行具有良好的时间协调性，使得干扰作用能够在敏感指令执行时适时介入，从而实现更加精确的测试和验证，提升了芯片在特定工况下的可靠性检测效果。通过这种调节机制，不仅能够提高对干扰影响的敏感性，还能更准确地模拟真实应用场景下的工作环境，提高故障复现的概率，为后续的问题定位与解决提供了有力支持。

[0057] 可选的，干扰同步控制模块还可以在干扰生成延迟时间结束之前，判断敏感指令的执行时间是否在干扰信号的输出时间之后，如果是，则判断干扰生成延迟时间是否满足由前置延迟时间与干扰触发延迟时间构成的时间同步条件；在干扰生成延迟时间满足时间同步条件的情况下，干扰同步控制模块在干扰生成延迟时间结束时，控制干扰信号生成并输出。

[0058] 具体的，为了确保干扰信号介入到敏感指令的执行过程，敏感指令的执行时间必须在干扰信号的输出时间之后。本发明实施例可以基于当前的前置延迟时间、干扰生成延迟时间和干扰触发延迟时间，预先估算出敏感指令的执行时间和干扰信号的输出时间，通过比对敏感指令的执行时间和干扰信号的输出时间，判断敏感指令的执行时间是否在干扰信号的输出时间之后。

[0059] 可选的，在敏感指令的执行时间不在干扰信号的输出时间之后的情况下，干扰同步控制模块依据时间同步条件调整前置延迟时间；在被测芯片的敏感指令被执行之前，被测芯片重新输出同步干扰控制指令。

[0060] 可以理解的是，由于敏感指令的执行时间不在干扰信号的输出时间之后，因此在当前的前置延迟时间下，干扰信号无法介入到敏感指令的执行过程中，此时需要重新调整被测芯片在输出同步干扰控制指令至执行敏感指令之前的前置延迟时间，以确保干扰信号能够在敏感指令执行之前及时输出，从而介入敏感指令的执行过程。经过调整后，前置延迟时间被更新为一个新的值，这个新的前置延迟时间将作为后续操作的基础。本发明实施例通过基于时间同步条件调整前置延迟时间，可以确保干扰信号的输出能够在敏感指令执行之前进行，从而实现干扰测试的目的。

[0061] 可选的，时间同步条件可以为干扰生成延迟时间等于前置延迟时间减去干扰触发延迟时间，以确保干扰信号在执行敏感指令的过程中恰当地介入，从而有助于提高测试的有效性，确保测试结果的可靠性。

[0062] 可选的，时间同步条件可以为干扰生成延迟时间等于前置延迟时间减去干扰触发延迟时间，再加上预设同步常量，其中，预设同步常量与触发干扰源生成干扰信号的继电器的精度有关。本发明实施例通过在时间同步条件中引入预设同步常量，能够提升干扰信号与敏感指令之间的时序同步性。通过参考控制干扰源的继电器的精度，可以确保干扰信号的输出更为精准，从而使得干扰信号在敏感指令执行时能够达到最佳干扰效果。

[0063] 如果敏感指令的执行时间确实在干扰信号的输出时间之后，那么接下来需要判断干扰生成延迟时间是否满足由前置延迟时间与干扰触发延迟时间构成的时间同步条件。这一条件的确认是为了确保干扰信号能够在适当的时机介入敏感指令的执行过程，从而进行有效的干扰测试。当干扰生成延迟时间满足时间同步条件后，意味着在执行敏感指令时，干扰信号的输出时机是合适的。此时，可以通过同步干扰控制指令来触发干扰源输出干扰信号。

[0064] 本发明实施例通过在干扰生成延迟时间结束之前对敏感指令的执行时间进行判断，可以有效确保干扰信号的输出在适当的时机进行，从而最大限度地影响敏感指令的执行。这种方法不仅可以避免干扰信号对敏感指令执行的无效影响，还能通过验证干扰生成延迟时间是否满足时间同步条件，确保干扰控制的准确性和可靠性。最终，在满足条件的情况下，实施干扰信号的输出步骤，将增强测试的有效性，准确地评估被测芯片的抗干扰能力，进而为后续的设计优化提供科学依据。

[0065] 可选的，在干扰生成延迟时间不满足时间同步条件的情况下，干扰同步控制模块依据时间同步条件调整干扰生成延迟时间。干扰同步控制模块在调整后的干扰生成延迟时间结束时，控制干扰信号生成并输出。

[0066] 可以理解的是，如果当前的干扰生成延迟时间无法满足时间同步条件，意味着干扰信号可能在不合适的时序下被触发，无法达到预期的干扰效果，即无法准确地介入到敏感指令的执行过程。为了解决上述问题，需要对干扰生成延迟时间进行调整。通过分析时间同步条件，将计算出一个新的干扰生成延迟时间，以确保干扰信号的输出能与敏感指令的执行进行有效同步。一旦干扰生成延迟时间进行了调整，将依据这个新的干扰生成延迟时间进行后续操作。这意味着所有后续的同步干扰控制指令和干扰信号输出都将基于最新的干扰生成延迟时间进行，从而确保干扰信号的有效性。在新的干扰生成延迟时间结束后，将触发干扰源，输出干扰信号，从而确保了干扰能够在正确的时间点介入，从而对敏感指令的执行产生预期的干扰效果。

[0067] 本发明实施例在干扰生成延迟时间不满足时间同步条件的情况下，通过对该时间进行调整，可以确保干扰信号的输出能够在合适的时机与敏感指令的执行相匹配，从而实现有效的干扰。这种调整机制不仅提升了干扰信号的干扰效果，还增强了测试的准确性和可靠性，有助于更全面地评估被测芯片的抗干扰能力。此外，基于调整后的干扰生成延迟时间进行后续干扰信号生成操作，可以确保干扰源的触发符合预定的时序要求，为被测芯片的设计与优化提供了重要参考依据。

[0068] 图4所示为本发明实施例提供的干扰信号与敏感指令同步耦合的说明示意图，实验结果表明，敏感指令与干扰信号之间的耦合效果显著，被测芯片在执行敏感指令时出现了异常表现。经过多次实验观察，被测芯片的故障发生频率有了显著提升，从最初的每2天、15天，甚至数月才出现一次的偶发性故障，缩短为在同步干扰条件下平均每3到4分钟就能够复现一次故障。这一改进大大提高了在干扰环境下对芯片问题的定位效率。

[0069] 虽然采用特定次序描绘了各操作，但是这不应当理解为要求这些操作以所示出的特定次序或以顺序次序执行来执行。在一定环境下，多任务和并行处理可能是有利的。

[0070] 应当理解，本发明的方法实施方式中记载的各个步骤可以按照不同的顺序执行，和/或并行执行。此外，方法实施方式可以包括附加的步骤和/或省略执行示出的步骤。本发明的范围在此方面不受限制。

[0071] 与上述方法实施例相对应，本发明实施例还提供一种用于芯片可靠性测试的干扰同步系统，其架构如图5所示，该系统可以包括：被测芯片、干扰同步控制模块、继电器和干扰源。

[0072] 被测芯片，用于在敏感指令的执行函数体内输出同步干扰控制指令至干扰同步控制模块，其中，同步干扰控制指令的输出时间与敏感指令的执行时间之间存在一个前置延迟时间；

[0073] 干扰同步控制模块，用于在接收到被测芯片输出的同步干扰控制指令之后，等待干扰生成延迟时间结束，并在干扰生成延迟时间结束时，控制继电器以触发干扰源生成并输出干扰信号，其中，干扰生成延迟时间与前置延迟时间和预先测量出的干扰触发延迟时间之间存在特定的时间关系，以确保干扰信号能够同步介入到敏感指令的执行过程中。

[0074] 如图5所示，本发明实施例提供的用于芯片可靠性测试的干扰同步系统，可以预先切断芯片对干扰源的直接控制通道（图5中以“X”表示），从而在敏感指令执行之前，通过被测芯片输出同步干扰控制指令给干扰同步控制模块（图5中标记“①”的路径）。干扰同步控制模块在接收到同步干扰控制指令后，将插入干扰生成延迟时间，并在适当时机触发干扰信号的发生（图5中标记“②”的路径）。这种方法显著提升了干扰信号与敏感指令执行的耦合几率，进而提高了问题复现的频率。

[0075] 在具体实施过程中，本发明实施例首先通过多次实验（100次至1000次，具体次数可根据实际情况调整）使用示波器采集干扰信号与敏感指令之间的时延，并计算其平均值作为初始的前置延迟时间。干扰同步控制模块以软件形式实现，敏感指令执行前插入干扰同步控制标志。当该标志有效后，模块会插入相应的延时，然后触发干扰源以发起干扰信号。在实施时，系统会在敏感指令执行前插入同步干扰控制指令和前置延迟时间。以中断现场出栈为例，前置延迟时间的插入主要通过在中断处理结束前增加NOP指令，以确保敏感指令的读取或缓存发生在干扰信号之后。干扰同步控制模块在接收到来自被测芯片的同步干扰控制指令后，会计算该指令与干扰信号之间的时间间隔，即干扰触发延迟时间。在实际应用中，由于继电器吸合时间波动，可以通过示波器多次采集计算平均值作为干扰触发延迟时间。随后，干扰同步控制模块会插入干扰生成延迟时间，通过示波器观察敏感指令与干扰信号的相对位置，调整前置延迟时间和干扰生成延迟时间，使得前置延迟时间、干扰触发延迟时间和干扰生成延迟时间之间满足时间同步条件，以确保敏感指令与干扰信号的最佳耦合。

[0076] 本发明实施例提供了一种计算机可读存储介质，其上存储有程序，该程序被处理器执行时实现所述用于芯片可靠性测试的干扰同步方法。

[0077] 本发明实施例提供了一种处理器，所述处理器用于运行程序，其中，所述程序运行时执行所述用于芯片可靠性测试的干扰同步方法。

[0078] 如图6所示，本发明实施例提供了一种电子设备1000，电子设备1000包括至少一个处理器1001、以及与处理器1001连接的至少一个存储器1002、总线1003；其中，处理器1001、存储器1002通过总线1003完成相互间的通信；处理器1001用于调用存储器1002中的程序指令，以执行上述的用于芯片可靠性测试的干扰同步方法。本文中的电子设备可以是服务器、PC、PAD、手机等。

[0079] 本发明还提供了一种计算机程序产品，当在电子设备上执行时，适于执行初始化有用于芯片可靠性测试的干扰同步方法步骤的程序。

[0080] 本发明是参照根据本发明实施例的方法、系统、电子设备、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程设备的处理器以产生一个机器，使得通过计算机或其他可编程设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。

[0081] 在一个典型的配置中，电子设备包括一个或多个处理器(CPU)、存储器和总线。电子设备还可以包括输入/输出接口、网络接口等。

[0082] 存储器可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)，存储器包括至少一个存储芯片。存储器是计算机可读介质的示例。

[0083] 计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD‑ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带式磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitory media)，如调制的数据信号和载波。

[0084] 在本发明的描述中，需要理解的是，如若涉及术语“上”、“下”、“前”、“后”、“左”和“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的位置或元件必须具有特定方位、以特定的方位构成和操作，因此不能理解为本发明的限制。

[0085] 需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

[0086] 本领域技术人员应明白，本发明的实施例可提供为方法、系统或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD‑ROM、光学存储器等）上实施的计算机程序产品的形式。

[0087] 以上仅为本发明的实施例而已，并不用于限制本发明。对于本领域技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的范围之内。