[0001] 本发明实施例涉及高性能MOSFET。

[0002] 移动应用(例如，移动计算机、智能电话、平板电脑、智能设备等)中使用的集成电路(IC)具有严格的功率和性能要求。例如，期望p型和n型场效应晶体管(FET)在芯片的逻辑和静态存取存储器(SRAM)区内表现出平衡的切换性能(例如，类似的导通和截止特性)。然而，由于FET缩放，p型和n型FET可能会产生性能不匹配。例如，由于在它们相应的制造中使用不同的材料、不同的晶格取向或施加至它们相应的沟道区的不同的应变工程条件，NFET可以变得比PFET“更快”。

[0014] 以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。

[0015] 而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

[0016] 本文所用的术语“标称”是指在产品或工艺的设计阶段期间设置的用于组件或工艺操作的特性或参数的期望值或目标值，以及期望值之上和/或下面的值的范围。值的范围通常是由于制造工艺或公差的轻微变化。

[0017] 本文所用的术语“大致”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“大致”可以指示给定量的值在例如该值的±5％内变化。

[0018] 本文所用的术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以指示给定量的值在例如该值的10-30％内变化(例如，该值的±10％、±20％或±30％)

[0019] 本文所用的术语“垂直”是指名义上垂直于衬底的表面。

[0020] 本文所用的术语“绝缘层”是指用作电绝缘体的层(例如，介电层)。

[0021] 移动应用(例如，移动计算机、智能电话、平板电脑、智能设备等)中使用的集成电路(IC)具有严格的功率和性能要求。例如，期望p型和n型场效应晶体管(FET)在芯片的逻辑和静态存取存储器(SRAM)区内表现出平衡的切换性能(例如，导通和截止特性)。然而，由于FET按比例缩小，p型FET(PFET)和n型FET(NFET)可能会产生性能不匹配。例如，由于(i)在它们相应的制造工艺中使用不同的材料，(ii)不同的晶格取向或(ⅲ)施加至FET的沟道区的不同的应变工程条件或它们的组合，NFET可能变得比PFET“更弱”。额外地，当栅电极失去对沟道区的控制时，双栅极或三栅极finFET可能经受短沟道效应。例如，在双栅极或三栅极finFET中的积极缩放可能导致漏致势垒降低(DIBL)，例如，由于漏极电压导致栅极对沟道失去控制。

[0022] 这里描述的实施例涉及一种制造方法和结构，以提供具有可调谐/可调节性能的不同类型的全环栅(GAA)纳米片FET。例如，n型和p型可调谐GAA纳米片FET两者(在本文中也称为“NSF”)可以源自具有交替第一纳米片层和第二纳米片层对的多层纳米片堆叠件。作为实例而非限制，多层纳米片堆叠件中的第一纳米片层和第二纳米片层可分别包括外延生长的硅锗(SiGe)纳米片层和硅(Si)纳米片层。在一些实施例中，n型NSF的特征在于具有Si纳米片层的沟道区，并且p型NSF的特征在于具有SiGe纳米片层的沟道区。在每个NSF中，可以在NSF制造工艺的早期阶段控制纳米片层的尺寸和数量，以生产不同类型的GAA纳米片FET。此外，纳米片层的尺寸和数量可用于定制所得到的GAA纳米片FET的电性能。例如，所得到的纳米片GAA FET可以表现出改进的栅极控制(例如，低DIBL)，以及可调节的驱动电流和功耗。此外，通过使用本文描述的实施例，可以在同一衬底上形成具有finFET和不同类型的GAA纳米片FET的混合器件。

[0023] 图1是根据一些实施例的制造方法100的流程图。制造方法100描述了根据一些实施例形成GAA纳米片FET。可以在方法100的各个操作之间实施其他制造操作，并且可以仅为了简明而省略。本发明不限于该操作性描述。相反，其他操作在本发明的精神和范围内。应当理解，可以实施额外的操作。此外，实施本文提供的公开内容可能不需要所有操作。额外的，可以同时实施，或以与图1中所示不同的顺序实施一些操作。在一些实施例中，除了当前描述的操作之外或代替当前描述的操作，可以实施一个或多个其他操作。出于说明性目的，参考图2至图18中所示的实施例描述制造方法100。

[0024] 方法100开始于操作105并且在衬底上方形成多层纳米片堆叠件。根据一些实施例，多层纳米片叠堆件包括在彼此顶部上垂直生长的交替的第一纳米片层和第二纳米片层对。图2至图8是可用于描述操作105的制造阶段的部分制造的结构的等轴视图。例如，图2是根据一些实施例的衬底200的部分的等轴视图。作为实例而非限制，衬底200可以是块状半导体晶圆或绝缘体上半导体(SOI)晶圆(未示出)的顶部半导体层，诸如，例如绝缘体上硅。此外，衬底200可以包括晶体硅，其中，衬底200的顶面200t平行于(100)晶面(例如，x-y平面)。在一些实施例中，衬底200可以包括另一元素半导体，诸如，例如，(i)锗(Ge)；(ii)化合物半导体，包括碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)和/或锑化铟(InSb)；(iii)合金半导体，包括硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)和/或磷砷化镓铟(GaInAsP)；或(iv)它们的组合。

[0025] 出于示例性目的，将在晶体硅的背景下描述方法100中的衬底200，其中，衬底200的顶面200t平行于(100)晶面。基于本文的公开内容，可以使用如上所述的其他材料。这些材料在本发明的精神和范围内。

[0026] 在一些实施例中，如图3所示，多层纳米片堆叠件制造开始于在衬底200上方沉积并图案化硬掩模层300。结果，可以暴露衬底200的选定区，诸如图3中所示的衬底200的顶面200t。如上所述，衬底200的顶面200t平行于(100)晶面(例如，x-y平面)。作为实例而非限制，硬掩模层300可包括氮化硅(Si3N4，之后为“SiN”)、碳氮化硅(SiCN)、氧化硅(SiO2)、任何其他合适的材料或它们的组合。可以图案化硬掩模层300，从而使得可以在多个位置中暴露衬底200的顶面200t。如图4所示，后续的各向异性干蚀刻工艺可以蚀刻暴露的衬底200以形成一个或多个凹进区400。可以通过干蚀刻工艺来控制凹进区400的深度(例如，在z方向上)。在一些实施例中，根据硬掩模层300的图案化设计，可以在衬底200中形成多于一个与凹进区400类似的凹进区。凹进区400具有底部水平表面405和一个或多个垂直表面410(例如，垂直侧壁)。根据一些实施例，水平表面405平行于(100)晶面(例如，x-y平面)，垂直表面
410平行于(110)晶面(例如，y-z平面)。作为实例而非限制，凹进区400的面积(例如，水平表面405的面积)可以是约500×0.1μm2(例如，分别在x方向和y方向上)，其中，垂直的z方向上的深度在约100nm和约200nm之间。然而，前述尺寸不是限制性的，并且凹进区400可以小于或大于上述尺寸。

[0027] 接下来，可以在凹进区400中生长交替的第一纳米片层和第二纳米片层对，以形成将填充凹进区400的多层纳米片堆叠件。在一些实施例中，可以使用暴露的水平表面405(例如，x-y平面)作为晶种表面在凹进区400中外延生长第一纳米片层和第二纳米片层。如上所述，暴露的水平表面405平行于衬底200的顶面，并且因此共享相同的晶体取向(例如，平行于(100)晶面，x-y平面)。因此，在暴露的水平表面405上形成的外延层将具有与在衬底200的顶面200t(图2中示出)上生长的外延层相同的晶体取向。可以不在衬底200的被硬掩模层300覆盖的区域上生长纳米片层。因此，在一些实施例中，将纳米片层的生长限制于凹进区
400的暴露表面。在一些实施例中，可以用硬掩模层覆盖凹进区400的垂直表面410以防止纳米片层生长。在一些实施例中，在与(110)晶面(例如，垂直表面410)相对的(100)晶面上(例如，在暴露的水平表面405上)外延生长纳米片层是有利的。

[0028] 在一些实施例中，第一纳米片层和第二纳米片层分别包括SiGe和Si。可选地，第一纳米片层可包括诸如GaAs、InP、GaP、GaN等的Ⅲ-Ⅴ族化合物半导体。出于示例性目的，将在交替的SiGe纳米片外延层和Si纳米片外延层的上下文中描述方法100中的纳米片多层堆叠件。基于本文的公开内容，可以使用如上所述的其他材料。这些材料在本发明的精神和范围内。

[0029] 作为实例而非限制，可用于生长SiGe和Si纳米片层的前体气体包括硅烷(SiH4)、乙硅烷(Si2H6)、锗烷(GeH4)、二锗烷(Ge2H6)、二氯硅烷(SiH2Cl2)、任何其他合适的气体或它们的组合。根据一些实施例，图5是在凹进区400中形成多层纳米片堆叠件500之后的衬底200的等轴视图。作为实例而非限制，多层纳米片堆叠件500可包括交替的SiGe纳米片层505(底层)和Si纳米片层510(上层)对。SiGe纳米片层505可含有约10％至约50％(例如，15％、
20％、30％、40％等)的Ge。SiGe纳米片层中Ge的存在增加了SiGe纳米片层中的固有应力并改善了p型NSF的空穴迁移率。Ge浓度低于10％可提供有限的空穴迁移率的益处，并且Ge浓度高于50％可导致SiGe纳米片层中的堆叠层错和缺陷。SiGe纳米片堆叠件中的缺陷可能对p型NSF性能有害，因为它们会增加沟道电阻。在一些实施例中，如图5所示，多层纳米片堆叠件的顶层是Si纳米片层510，底层是SiGe纳米片层505。

[0030] 在一些实施例中，Si纳米片层510的厚度可以控制每隔一个SiGe纳米片层505之间的间距(或间隔)，并且类似地，SiGe纳米片层505的厚度可以控制在每隔一个Si纳米片层510之间的间距(或间距)。例如，参考图6，图6是图5中的部分515的放大图，Si纳米片层510的厚度510t可用于限定用于SiGe纳米片层505的间距505p。正是在这个制造阶段，定义了类似类型的纳米片层的间距。此外，每个纳米片层(例如，SiGe或Si)可以具有相同或不同的厚度。在一些实施例中，每个SiGe纳米片层505和Si纳米片层510的厚度可以在从约5nm至约
20nm的范围内(例如，从5nm至10nm、从10nm至15nm、从5nm至15nm、从10nm至20nm等)。由于单独地生长SiGe纳米片层和Si纳米片层，因此SiGe纳米片层505和Si纳米片层510可以具有彼此相同或不同的厚度。此外，SiGe纳米片层可以具有彼此相同或不同的厚度，并且类似地，Si纳米片层可以具有彼此相同或不同的厚度。

[0031] 在一些实施例中，多层纳米片堆叠件500可包括多达约10至12个总纳米片层(例如，约5至6对SiGe/Si纳米片层)。然而，根据所得到的NSF的设计，可能有额外的或更少的纳米片层。在一些实施例中，可调节图4所示的凹进区400的深度以容纳更多或更少数量的SiGe纳米片层和Si纳米片层。在一些实施例中，多层纳米片堆叠件500的高度(在垂直的z方向上)可以在约100nm和约200nm之间(例如，在100nm和150nm之间、在140nm和180nm之间，在160nm和200纳米之间等)的范围内。此外，多层纳米片堆叠件500的高度可以等于凹进区400的深度，从而使得多层纳米片堆叠件500的顶面与衬底200的未凹进区的顶面大致共面。然而，这不是限制，并且更短或更高的多层纳米片堆叠件500是可能的。此外，用于每个纳米片层和多层纳米片堆叠件的上述厚度不是限制性的。

[0032] 在形成多层纳米片堆叠件500之后，去除(例如，用湿清洁来剥离)硬掩模层300(图5中未示出)。如图5所示，后续可以在衬底200的未凹进区和多层纳米片堆叠件500上方生长氧化物520和覆盖层525。在一些实施例中，氧化物520包括SiO2层，并且覆盖层525包括诸如SiN的氮化物层。

[0033] 参考图1，方法100继续操作110并通过选择性蚀刻图5所示的多层纳米片堆叠件500的部分来形成垂直结构。例如，参考图7，可以在覆盖层525上方旋涂光刻胶层并后续进行图案化以形成图案化的光刻胶结构700。在一些实施例中，如图7所示，光刻胶结构700沿y轴或<110>方向定向。图案化的光刻胶结构700可以在后续的蚀刻工艺中用作蚀刻掩模。在蚀刻工艺期间，将去除多层纳米片堆叠件500的未被图案化的光刻胶结构700掩蔽的部分以形成沿y轴或<110>方向定向的具有多层纳米片堆叠件的垂直结构。在一些实施例中，垂直结构在<110>方向上的定向是有意的，从而使得沿<110>方向形成所得到的纳米片FET的沟道区。这意味着所得到的NSF的电流将沿着<110>方向。沿着<110>方向的电流方向有利于NFET中的电子迁移率。

[0034] 类似地，位于衬底200上方的光刻胶结构700可用于形成由衬底材料制成的鳍。单材料鳍(之后为“鳍”)可用于在衬底200上形成双栅极或三栅极finFET。

[0035] 因此，图案化的光刻胶结构700的宽度700w可以限定垂直结构的宽度，以后续限定纳米片FET中的沟道区的宽度。根据一些实施例，FET中的沟道区的宽度可以确定流过沟道区的电流量。例如，宽沟道区可以承载比窄沟道区更高的电流密度。然而，窄沟道区可以提供比更宽沟道区更好的栅极控制。因此，可以调整具有多层纳米片堆叠件的每个垂直结构的宽度，以在电流密度和栅极对沟道区控制之间提供平衡。此外，通过控制每个图案化的光刻胶结构700的宽度700w，可以在衬底200上方形成具有不同宽度的垂直结构。换言之，纳米片FET可以构建为在衬底上的任何期望位置处具有不同纳米片层宽度。

[0036] 图8示出上述蚀刻工艺之后所得到的结构；例如，鳍805和具有多层纳米片堆叠件500的垂直结构810。如上所述，鳍805由衬底材料制成，例如，Si或另一元素半导体，诸如(i)Ge；(ii)化合物半导体，包括碳化硅、GaAs、GaP、InP、InAs和/或InSb；(iii)合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或(iv)它们的组合。

[0037] 在一些实施例中，鳍805的宽度805w在从约4nm至约15nm(例如，从4nm至10nm、从8nm至12nm、从10nm至15nm等)的范围内以及具有多层纳米片堆叠件500的垂直结构810的宽度810w在从约4nm至约50nm(例如，从4nm至10nm、从8nm至15nm、从10nm至25nm、从15nm至
30nm、从20nm至50nm等)的范围内。因此，具有多层纳米片堆叠件500的垂直结构810可以形成为比鳍805更宽。

[0038] 图8的配置在本文中称为“混合”配置，其中，具有多层纳米片堆叠件的垂直结构与衬底200上的鳍同时形成。根据一些实施例，将在多层纳米片垂直结构810上形成纳米片FET，并且将在鳍805上形成finFET。如上所述，衬底200上的鳍805和垂直结构810的不同布置是可能的；例如，多层纳米片垂直结构810的阵列、Si鳍805的阵列，或它们的组合。因此，衬底200上的纳米片FET和finFET的组合是可能的。

[0039] 此外，多层纳米片垂直结构810可以形成为具有不同的宽度810w。因此，可以在衬底200上形成具有一系列纳米片宽度(例如，沟道宽度)的纳米片FET。

[0040] 在一些实施例中，鳍805的高度805h等于或不同于垂直结构810的高度810h。例如，805h可以比810h更高或更短。在一些实施例中，810h可以在从约100nm至约200nm(例如，从
100nm至150nm、从140nm至180nm、从160nm至200nm等)的范围内。

[0041] 参考图1，方法100继续操作115并且在具有多层纳米片堆叠件500的垂直结构810上方形成牺牲栅极结构。在一些实施例中，根据操作115，也可以在鳍805上同时形成牺牲栅极结构。出于示例性目的，将描述用于在具有多层纳米片堆叠件500的垂直结构810上形成牺牲栅极结构的操作115。基于本文的公开内容，操作115可用于在鳍805和具有多层纳米片堆叠件500的垂直结构810上形成牺牲栅极结构，如上所述。

[0042] 图9是形成在两个垂直结构810上方的牺牲栅极结构900的等轴视图，其中，在每个垂直结构810中具有多层纳米片堆叠件。沿x轴形成(例如，与垂直结构810的长度垂直)牺牲栅极结构900。在一些实施例中，与图8相比，图9处于稍后的“制造阶段”，并且因此图9包括诸如衬垫905、绝缘层910、栅极间隔件915、覆盖层920和氧化物层925的额外的结构元件。

[0043] 在一些实施例中，牺牲栅极结构900包括牺牲栅电极930和牺牲栅极电介质935。作为实例而非限制，牺牲栅极电介质935在牺牲栅电极930之前沉积并且插接在垂直结构810和牺牲栅电极930之间。根据一些实施例，牺牲栅极电介质935包括SiO2或氮氧化硅(SiON)，并且可以在后续的栅极结构替换操作中被高介电常数(高k)电介质进行替换。此外，牺牲栅电极930可以包括多晶体硅(多晶硅)，并且可以在后续的栅极结构替换操作中被金属栅电极堆叠件进行替换。作为实例而非限制，牺牲栅极电介质935和牺牲栅电极930可以沉积为毯式层并且利用光刻和蚀刻操作进行图案化以在多层垂直结构810和绝缘层910上方形成牺牲栅极结构900。

[0044] 应当注意，额外的牺牲栅极结构(例如，类似于牺牲栅极结构900)可以形成为平行于牺牲栅极结构900，并且垂直于沿y轴的垂直结构810的投影。因此，图9可以包括彼此平行并且位于垂直结构810上的额外的牺牲栅极结构900。

[0045] 在一些实施例中，绝缘层910可以是诸如浅沟槽隔离(STI)的隔离结构，其中，绝缘层包括SiO2、SiN、SiON、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料(例如，具有小于约3.9的k值)，和/或具有适当的填充性能的其他合适的介电材料。衬垫905可以是诸如SiN的氮化物。

[0046] 栅极间隔件915(或间隔件915)可以在离子注入操作中用作对准掩模，从而用于在垂直结构810上形成源极/漏极结。作为实例而非限制，间隔件915可以沉积为毯式膜，其中，毯式膜可以利用回蚀刻工艺进行蚀刻以在牺牲栅极结构900的侧壁上形成间隔件915。在一些实施例中，回蚀刻工艺是各向异性蚀刻，与垂直表面(例如，在y-z或x-z平面上)相比，更快地去除水平表面上(例如，在x-y平面上)的间隔件材料。由于间隔件材料是毯式沉积的，因此它可以覆盖暴露的表面垂直结构810。侧壁回拉工艺可以从垂直结构的侧壁表面去除间隔件材料。

[0047] 在一些实施例中，间隔件915可包括诸如SiO2、SiON、SiCN、碳氧化硅(SiOC)或SiN的介电材料。在一些实施例中，间隔件915的厚度可在从约2nm至约5nm的范围内。间隔件915可以是包括相同或不同材料的一个或多个层的堆叠件。根据一些实施例，在金属栅极替换工艺期间不去除间隔件915，并且间隔件915可以用作将替换牺牲栅极结构900的金属栅极结构的结构元件。

[0048] 参考图10，源极/漏极(S/D)外延堆叠件1000可以生长在每个垂直结构810上生长并且与牺牲栅极结构900相邻。在一些实施例中，外延堆叠件1000可以是适合于p型NSF的硼掺杂的SiGe堆叠件，或适合于n型NSF的磷掺杂的Si层。出于示例性目的，将在用于n型NSF的磷(P)掺杂的Si层的背景下描述外延堆叠件1000。基于本文的公开内容，还可以生长用于p型NSF的硼(B)掺杂的硅(SiGe)堆叠件。这些S/D外延堆叠件在本发明的精神和范围内。此外，由于可以在单个衬底上形成n型NSF和p型NSF，所以可以在位于衬底200上的期望的垂直结构810上生长B掺杂的SiGe堆叠件和P掺杂的Si层。

[0049] 在一些实施例中，可以使用硅烷(SiH4)前体外延生长P掺杂的(n型)Si S/D层。可以在生长期间将磷掺杂剂引入到Si外延生长层中。在一些实施例中，磷浓度可以为在从约1021原子/cm3至约8×1021原子/cm3的范围内。应当注意，前述掺杂浓度范围不是限制性的，并且其他掺杂浓度范围在本发明的精神和范围内。

[0050] 在一些实施例中，B掺杂的(p型)SiGe S/D可以是外延堆叠件，其中，该外延堆叠件可以包括连续生长的两个或多个外延层(图10中未示出)并且可以具有不同的锗(Ge)原子％和不同的B掺杂剂浓度。作为实例而非限制，第一层可具有在从0至约40％的范围内的19 3 21 3
Ge原子％，以及在从约5×10 原子/cm至约1×10 原子/cm的范围内的B掺杂剂浓度。第二外延层可具有在从约20％至约80％的范围内的Ge原子％，以及在从约3×1020原子/cm3至约
5×1021原子/cm3的范围内的B掺杂剂浓度。最后，第三外延层可以是覆盖层，可以具有与第一层类似的Ge原子％和B掺杂剂浓度(例如，Ge在从0至约40％的范围内，并且B掺杂剂在从
19 3 21 3
约5×10 原子/cm至约1×10 原子/cm的范围内)。这些层的厚度可以根据器件性能要求而变化。例如，第一外延层可以具有从约10nm至约20nm的厚度，第二外延层可以具有从约
30nm到约60nm的厚度，并且第三外延层(覆盖层)可以具有在从0至约10nm的范围内的厚度。
应当注意，前述厚度和掺杂浓度不是限制性的，并且其他厚度和掺杂浓度在本发明的精神和范围内。

[0051] 在形成外延堆叠件之后，可以在外延堆叠件1000、绝缘层910和间隔件915上方沉积保护性氮化物层1005。在一些实施例中，保护性氮化物层1005可具有在从约3nm至约5nm的范围内的厚度。作为实例而非限制，可以通过诸如原子层沉积(ALD)、等离子体增强ALD(PEALD)、化学汽相沉积(CVD)、等离子体增强CVD(PECVD)或任何其他适当的沉积方法的共形沉积工艺来沉积保护性氮化物层1005。例如，可以在约500℃下用ALD工艺沉积保护性氮化物层1005。根据一些实施例，保护性氮化物层1005可以用作蚀刻停止层(ESL)，从而用于在S/D外延堆叠件1000上形成接触开口(图10中未示出)期间的后续蚀刻工艺。

[0052] 参考图1和图10，方法100继续操作120并在垂直结构810上方形成隔离层1010以围绕牺牲栅极结构900。根据一些实施例，隔离层1010是层间电介质(ILD)，其包括可以通过CVD、物理汽相沉积(PVD)、热生长工艺或任何其他适当的沉积方法沉积的SiO2、SiOC、SiON、碳氮氧化硅(SiOCN)或SiCN。在一些实施例中，所沉积的隔离层1010可以位于牺牲栅极结构900上方。化学机械抛光(CMP)工艺可以从牺牲栅极结构900的顶部向下抛光(例如，去除和平坦化)隔离材料，从而使得隔离层1010的顶面和牺牲栅极结构900的顶面大致共面。根据一些实施例，图10示出在上述CMP工艺之后的隔离层1010。应当注意，隔离层1010可以在相邻的牺牲栅极结构900之间延伸，并且为其所围绕的结构元件(例如，牺牲栅极结构900、S/D外延堆叠件1000和将形成为与栅极结构相邻的S/D金属接触件)提供电隔离。在一些实施例中，可以在隔离层1010上生长可选的覆盖层或硬掩模层(在图10中未示出)，以保护隔离层
1010在栅极替换工艺期间(例如，在牺牲栅极电介质935蚀刻期间)不被蚀刻。

[0053] 在图1的操作125中，可以去除牺牲栅极结构900(图10中所示)以在图11中所示的隔离层1010中形成开口1015。在一些实施例中，操作120可以包括两个湿蚀刻工艺，其中，在两个湿蚀刻工艺期间顺序地去除牺牲栅电极930和牺牲栅极电介质935。作为实例而非限制，可以利用第一湿蚀刻工艺去除牺牲栅极结构900，其中，第一湿蚀刻工艺设计为选择性地针对牺牲栅极电极930的多晶硅材料。例如，第一湿化学品的选择性可以大于约1000：1(例如，10000：1)，从而使得第一湿蚀刻工艺不去除栅极间隔件915、牺牲栅极电介质935和隔离层1010。应当注意，由于牺牲栅极电介质935插接在垂直结构810和牺牲栅电极930之间，因此牺牲栅极电介质935可保护垂直结构810的SiGe/Si纳米片层505/510在第一湿蚀刻工艺期间不被蚀刻。进一步参考图11，后续的第二湿蚀刻工艺可以去除牺牲栅极电介质935而不蚀刻栅极间隔件915、隔离层1010和垂直结构810。作为实例而非限制，第二湿蚀刻化学品可以选择性地针对牺牲栅极电介质935，从而不去除诸如栅极间隔件915和多层纳米片堆叠件的第一纳米片层、第二纳米片层以及隔离层1010的周围材料。在第二蚀刻化学品可以蚀刻隔离层1010的情况下，可以在操作120之后在隔离层1010上方形成覆盖层或硬掩模，如前所述，以保护隔离层1010免受第二湿蚀刻工艺的影响。在一些实施例中，在操作125和去除牺牲栅极结构900之后，在开口1015内暴露垂直结构810的SiGe纳米片层和Si纳米片层，同时通过S/D外延堆叠件1000、保护性氮化物层1005和隔离层1010覆盖开口1015外部的垂直结构810的SiGe纳米片层和Si纳米片层。

[0054] 在方法100的操作130中，可以从开口1015去除SiGe纳米片层505，从而使得可以在其上形成n型NSF。在一些实施例中，如果S/D外延堆叠件1000是B掺杂的SiGe堆叠件(例如，代替P掺杂的Si层)，则可以从开口1015去除Si纳米片层，而不是SiGe纳米片层505，从而形成p型NSF。换言之，在操作130中，假设已经在垂直结构810上生长适当类型的S/D外延堆叠件1000(例如，SiGe或P掺杂的Si)，则可以从开口1015去除Si纳米片层或SiGe纳米片层。此外，在衬底200上的一些位置中，可以去除Si纳米片层510以形成n型NSF，而在衬底200上的其他位置中，可以去除SiGe纳米片层505以形成p型NSF。作为实例而非限制，可以顺序地形成n型NSF和p型NSF。例如，利用硬掩模、光刻胶或牺牲栅极结构900覆盖用于p型NSF的垂直结构810，同时从用于n型NSF的垂直结构810去除SiGe纳米片层。

[0055] 出于示例性目的，将描述操作130，其中，从垂直结构810去除SiGe纳米片层505以形成n型NSF。基于本文的公开内容，如上所述，可以可选地去除Si纳米片层510以形成p型NSF。因此，从开口1015去除Si纳米片层510在本发明的精神和范围内。

[0056] 作为实例而非限制，可以使用选择性地针对SiGe的干蚀刻工艺来实现从开口1015去除SiGe纳米片层505。例如，基于卤素的化学品可以表现出对Ge的高蚀刻选择性和对Si的低蚀刻选择性。因此，卤素气体可以比Si更快地蚀刻Ge。此外，卤素气体可以比Si更快地蚀刻SiGe。在一些实施例中，基于卤素的化学品包括氟基气体和/或氯基气体。可选地，可以使用针对SiGe具有高选择性的湿蚀刻化学品。作为实例而非限制，湿蚀刻化学品可包括硫酸(H2SO4)和过氧化氢(H2O2)的混合物(SPM)或氢氧化铵与H2O2和水的混合物(APM)。作为操作130的结果，Si纳米片层510悬置在位于间隔件915之间的开口1015中并在位于间隔件915之间的开口1015中分开。

[0057] 由于操作130的干蚀刻工艺或湿蚀刻工艺设计为不蚀刻在衬底200的其他位置中形成的垂直结构810的Si纳米片层510、鳍805(图8所示)(并且因此通常是任何Si材料)，并且因此，其不受操作130的干蚀刻工艺或湿蚀刻工艺的影响。

[0058] 在一些实施例中，可以在位于图12所示的暴露的Si纳米片层510上方的开口1015中形成金属栅极结构。图12是图11中所示结构围绕z轴旋转45°的等轴视图。例如，参见图13，在图12的开口1015中形成包括(i)界面层(图13中未示出)、(ii)高k电介质(例如，k值大于3.9)1305，和(iii)金属栅电极堆叠件1310的金属栅极结构1400。出于示例性的目的，图
13包括半导体结构的选定部分，并且可包括其他部分(未示出)。例如，可以包括界面层和栅电极堆叠件1310的一个或多个金属层。

[0059] 在一些实施例中，高k电介质1305可以是氧化铪(HfO2)、基于硅酸铪的材料，或k值大于3.9(3.9是化学计量SiO2的介电常数并且用作参考)的另一合适的电介质。此外，栅电极堆叠件1310可以包括位于栅极电介质上方的覆盖层、一个或多个金属层、功函数金属(WFM)堆叠件和金属填充层。栅电极堆叠件中金属层的数量和类型取决于finFET的阈值电压要求。栅电极堆叠件中的示例性金属层可包括氮化钽(TaN)底层和一个或多个氮化钛(TiN)层。在一些实施例中，WFM堆叠件可包括钛/铝(Ti/Al)双层或钛-铝(Ti-Al)合金。WFM堆叠件可以微调金属栅电极堆叠件1310的功函数并影响所得到的finFET的阈值电压。一个或多个TiN层的厚度和数量与WFM堆叠件的组合可以设置finFET的阈值电压。在一些实施例中，金属填充层可包括TiN阻挡层和钨(W)金属堆叠件。高k电介质1305和栅电极堆叠件1310不限于上述材料组合。因此，可以使用额外的材料，并且这些材料在本发明的精神和范围内。

[0060] 根据一些实施例，界面层是在高k电介质1305的沉积期间自然形成的氧化物。在位于开口1015内的第二Si纳米片层510的暴露表面上(如图12所示)直接形成界面层和高k电介质1305。后续可以在位于开口1015中的高k电介质1305上方沉积金属栅电极堆叠件1310，以完成n型纳米片FET或纳米片NFET的形成。图14是沿着图13的线1315的栅极间隔件915之间的垂直结构810的截面图。根据一些实施例，图14是具有多个Si纳米片层的GAA纳米片NFET结构的截面图，其中，通过至少高k电介质1305和金属栅电极堆叠件1310围绕多个Si纳米片层。当导通GAA纳米片NFET时，电流在<110>方向(例如，沿y轴)上流动并平行于(100)晶面(例如，x-y平面)，如前所述。

[0061] 在图14中，垂直结构810中的Si纳米片层510示出为具有厚度510t和宽度510w，其中，宽度510w大致等于图8所示的垂直结构810的宽度810w。如前所述，如图7所示，可以通过图案化的光刻胶结构700的宽度700w来控制Si纳米片层510的宽度810w。通过调节图案化的光刻胶结构700的宽度700w，可以调制Si纳米片层510的宽度510w。因此，可以在衬底200上形成具有不同宽度的多层垂直结构。例如，根据一些实施例，如图15所示，可以在衬底200上形成具有不同宽度510w1和510w2的垂直结构810。在图15的实例中，510w1大于510w2。如前所述，构建在垂直结构810上且特征在于具有不同宽度510w1和510w2的纳米片层(Si或SiGe)的纳米片FET可以具有不同的驱动电流能力和DIBL行为。因此，根据一些实施例，可以通过控制它们的纳米片层的宽度来单独地调整位于衬底的期望区中的纳米片FET。

[0062] 此外，并且参考图14和图15，如图6中所讨论的，在Si纳米片层的生长期间，可以控制Si纳米片层510的厚度510t。额外地，并且参考图14和图15，如图6中所讨论的，可以通过SiGe纳米片层505的厚度来控制Si纳米片层510的间距510p。

[0063] 基于上述，可以在衬底200上形成具有不同尺寸的Si纳米片层510的垂直结构810。类似地，根据一些实施例，可以在衬底200上形成具有不同尺寸的SiGe纳米片层505的垂直结构810。

[0064] 根据一些实施例，图16示出混合结构，其中，鳍805形成为与垂直结构810相邻。因此，可以在垂直结构810上形成纳米片GAA NFET的结构和在鳍805上形成n型finFET的结构之间共享栅电极堆叠件1310。如前所述，Si纳米片层510的宽度510w可以大于鳍805的宽度805w。根据一些实施例，与形成在鳍805上的n型finFET相比，形成在垂直结构810上的纳米片GAA NFET可以对其沟道区具有改进的栅极控制。类似地，GAA纳米片NFET和PFET可以形成为与p型finFET和n型finFET相邻。此外，衬底200的特定区可以配置为仅具有纳米片GAA NFET或PFET、p型finFET和n型finFET或它们的组合。

[0065] 参考图13，可以在金属栅电极堆叠件1310上方形成氮化物覆盖层1320。在一些实施例中，接着形成源极/漏极接触件，其中，在垂直穿过隔离层1010的S/D外延堆叠件1000(图13中未示出)上形成接触件。

[0066] 图1的方法100还可以包括可选操作140，其中，去除或凹进金属栅极结构1300的金属栅电极堆叠件1310的部分以去除垂直结构810的多达一半的Si纳米片层510。作为实例而非限制，可以在可选操作140期间去除一至三个Si纳米片层510，以形成特征在于六个Si纳米片层的纳米片NFET。根据一些实施例，去除(例如，“切割”)栅电极堆叠件1310的部分和相应数量的Si纳米片层510可以降低GAA纳米片NFET的功耗。可以对位于衬底200上的一个或多个GAA纳米片NFET选择性地实施可选操作140，以调制GAA纳米片NFET的驱动电流和功耗。因此，根据一些实施例，操作140可以应用于GAA纳米片PFET。

[0067] 作为实例而非限制，图17是在方法100的可选操作140之后沿y-z平面的图13的截面图。如上所述，已经去除或凹进金属栅极结构1300的部分，从而使得从垂直结构的顶部去除多达一半的Si纳米片层510。在一些实施例中，衬底200的特征在于具有修改的栅电极结构1300的多个GAANSF。在可选操作140之后，可以在修改的金属栅极结构1300上方生长氮化物层(例如，类似于氮化物层1320)，图17中未示出。

[0068] 图18是根据本发明的另一实施例的结构的截面图，其中，在不同的垂直结构810和810’上示出两个GAA纳米片NFET的截面。垂直结构810和810’具有不同的相应的Si纳米片层宽度(例如，510w1和510w2)，以及由于操作140而具有的不同数量的Si纳米片层510。在图18的实例中，510w1比510w2更宽。然而，这不是限制性的，并且510w1的宽度可以等于或小于
510w2。此外，Si纳米片层510t1和510t2的厚度可以相同或不同。例如，510t1≥510t2或
510t1≤510t2。在一些实施例中，垂直结构810’上的GAA纳米片NFET可以是具有比垂直结构
810上的GAA纳米片NFET更低的驱动电流能力的低功率NSF。此外，810和810’可以位于衬底
200的相同或不同区上。例如，垂直结构810和810’可以不彼此相邻。

[0069] 在一些实施例中，在替换牺牲栅极结构900之后并且在S/D外延堆叠件1000上形成S/D接触件之前实施方法100的操作140。

[0070] 本文描述的实施例涉及描述形成具有可调整性能(例如，可调整驱动电流和功耗)的GAA纳米片NFET和PFET的方法。在一些实施例中，可以由垂直结构形成可调整n型NSF和/或p型NSF的沟道区，其中，垂直结构的特征在于堆叠在彼此的顶部上的交替的第一第二纳米片层和第二纳米片层对。作为实例而非限制，GAA纳米片NFET可包括Si纳米片层，并且纳米片GAA PFET可包括SiGe纳米片层。在一些实施例中，可以在制造工艺的早期阶段期间控制每个GAA NSF中的纳米片层的数量、宽度、厚度和间距，并且可用于定制所得到的GAA NSF的电气特性和性能。由于选择性处理，可以在同一衬底上同时形成具有finFET和GAA NSF的混合结构。此外，根据一些实施例，可以在同一衬底上形成具有不同的纳米片宽度、数量、厚度和电气特性的GAA NSF。与finFET相比，所得到的GAA纳米片FET可表现出改进的DIBL行为。

[0071] 在一些实施例中，半导体结构包括位于衬底上方的鳍和垂直结构。此外，垂直结构包括具有交替的第一纳米片层和第二纳米片层的第一部分和具有第二纳米片层的第二部分，其中，来自第一部分的第二纳米片层延伸通过第二部分。半导体结构还包括位于鳍的部分上方和第一垂直结构的第二部分上方的栅极结构，其中，栅极结构围绕第一垂直结构的第二部分的第二纳米片层以及鳍的顶部和侧面部分。

[0072] 在一些实施例中，半导体结构包括位于衬底上方的垂直结构，其中，垂直结构包括具有交替的第一纳米片层和第二纳米片层的第一部分和不具有第一纳米片层但是具有与第一部分不同数量的第二纳米片层的第二部分。半导体结构还包括位于衬底上方的鳍；第一栅极结构，围绕垂直结构的第二部分的每个第二纳米片层的顶面、底面和侧面；以及第二栅极结构，围绕鳍的部分，其中，第二栅极结构比第一栅极结构更高。

[0073] 在一些实施例中，一种方法包括在衬底上方设置第一垂直结构和第二垂直结构，其中，通过第一电介质将第一垂直结构和第二垂直结构分开。此外，第一垂直结构和第二垂直结构中的每个具有不同的宽度和位于第一隔离层之上的顶部，并且顶部包括具有交替的第一纳米片层和第二纳米片层的多层纳米片堆叠件。该方法还包括在第一垂直结构和第二垂直结构的顶部上方并且在第一隔离层的部分上方设置牺牲栅极结构；在第一垂直结构和第二垂直结构和第一隔离层上方沉积第二隔离层，从而使得第二隔离层围绕牺牲栅极结构的侧壁；蚀刻牺牲栅极结构以从第一垂直结构和第二垂直结构暴露每个多层纳米片堆叠件；从每个暴露的多层纳米片堆叠件中去除第一纳米片层以形成悬置的第二纳米片层；形成金属栅极结构以围绕悬置的第二纳米片层。

[0074] 应当理解，详细描述部分，而不是公开部分的摘要旨在用于解释权利要求。公开部分的摘要可以阐述发明人所预期的本发明的一个或多个但不是全部的可能实施例，并且因此，不旨在以任何方式限制本发明和相关权利要求。

[0075] 根据本发明的一些实施例，提供了一种半导体结构，包括：鳍，位于衬底上方；垂直结构，位于所述衬底上方，其中，所述垂直结构包括：第一部分，具有交替的第一纳米片层和第二纳米片层；和第二部分，具有所述第二纳米片层，其中，来自所述第一部分的所述第二纳米片层延伸穿过所述第二部分；以及栅极结构，位于所述鳍的部分上方和所述垂直结构的所述第二部分的上方，其中，所述栅极结构围绕所述垂直结构的所述第二部分的所述第二纳米片层以及所述鳍的顶部和侧面部分。

[0076] 在上述半导体结构中，还包括：源极/漏极外延堆叠件，位于所述垂直结构的所述第一部分上并且与所述栅极结构相邻；以及另一源极/漏极外延堆叠件，位于所述鳍上并且与所述栅极结构相邻。

[0077] 在上述半导体结构中，所述垂直结构的宽度等于或宽于所述鳍的宽度。

[0078] 在上述半导体结构中，所述垂直结构的宽度等于所述第二纳米片层的宽度，并且在从4nm至50nm的范围内。

[0079] 在上述半导体结构中，还包括：另一垂直结构，位于所述衬底上方，其中，所述另一垂直结构包括：第一部分，具有交替的第一纳米片层和第二纳米片层；以及第二部分，具有所述另一垂直结构的所述第二纳米片层，其中，所述另一垂直结构的所述第二纳米片层的宽度不同于所述垂直结构的所述第二纳米片层的宽度。

[0080] 在上述半导体结构中，所述第一纳米片层的间距基于所述第二纳米片层的厚度，并且其中，所述第二纳米片层的间距基于所述第一纳米片的厚度。

[0081] 在上述半导体结构中，所述第一纳米片层包括硅锗，并且所述第二纳米片层包括硅。

[0082] 在上述半导体结构中，所述第一纳米片层包括硅，并且所述第二纳米片层包括硅锗。

[0083] 在上述半导体结构中，所述第一纳米片层和所述第二纳米片层包括不同的外延生长的材料。

[0084] 在上述半导体结构中，所述第一纳米片层和所述第二纳米片层的顶面平行于(100)晶面。

[0085] 根据本发明的另一些实施例，还提供了一种半导体结构，包括：垂直结构，位于衬底上方，其中，所述垂直结构包括：第一部分，具有交替的第一纳米片层和第二纳米片层；和第二部分，没有所述第一纳米片层，并且具有与所述第一部分不同数量的所述第二纳米片层；鳍，位于所述衬底上方；第一栅极结构，围绕所述垂直结构的所述第二部分的每个所述第二纳米片层的顶面、底面和侧面；以及第二栅极结构，围绕所述鳍的部分，其中，所述第二栅极结构比所述第一栅极结构更高。

[0086] 在上述半导体结构中，还包括：源极/漏极外延堆叠件，位于所述垂直结构的所述第一部分上并且与所述第一栅极结构相邻；以及另一源极/漏极外延堆叠件，位于所述鳍上并且与所述第二栅极结构相邻。

[0087] 在上述半导体结构中，还包括：另一垂直结构，位于所述衬底上方，其中，所述另一垂直结构包括：第一部分，具有交替的所述第一纳米片层和所述第二纳米片层；和第二部分，没有所述第一纳米片层并且具有与所述第一部分相同数量的所述第二纳米片层；以及第三栅极结构，围绕所述另一垂直结构的所述第二部分的每个所述第二纳米片层，其中，所述第三栅极结构比所述第一栅极结构更高。

[0088] 在上述半导体结构中，所述另一垂直结构的宽度等于或不同于所述垂直结构的宽度。

[0089] 在上述半导体结构中，所述垂直结构和所述另一垂直结构的宽度限定所述第一纳米片层和所述第二纳米片层的相应宽度。

[0090] 在上述半导体结构中，所述垂直结构的所述第二部分具有比所述另一垂直结构的所述第二部分更少的所述第二纳米片层。

[0091] 在上述半导体结构中，所述第一纳米片层包括硅，并且所述第二纳米片层包括硅锗。

[0092] 在上述半导体结构中，所述第一纳米片层和所述第二纳米片层中的每个的厚度在从5nm至20nm的范围内。

[0093] 根据本发明的又一些实施例，还提供了一种形成半导体结构的方法，包括：在衬底上方设置第一垂直结构和第二垂直结构，其中，通过第一电介质将所述第一垂直结构和所述第二垂直结构分开，并且所述第一垂直结构和所述第二垂直结构中的每个具有不同的宽度和位于第一隔离层之上的顶部，并且所述顶部包括具有交替的第一纳米片层和第二纳米片层的多层纳米片堆叠件；在所述第一垂直结构和所述第二垂直结构的顶部上方以及所述第一隔离层的部分上方设置牺牲栅极结构；在所述第一垂直结构和所述第二垂直结构和所述第一隔离层上方沉积第二隔离层，从而使得所述第二隔离层围绕所述牺牲栅极结构的侧壁；蚀刻所述牺牲栅极结构以从所述第一垂直结构和所述第二垂直结构暴露每个所述多层纳米片堆叠件；从每个暴露的所述多层纳米片堆叠件去除所述第一纳米片层以形成悬置的所述第二纳米片层；以及形成金属栅极结构以围绕悬置的所述第二纳米片层。

[0094] 在上述方法中，还包括：蚀刻所述金属栅极结构以去除所述第一垂直结构的第二纳米片层的一个或多个；以及在所述金属栅极结构上方沉积氮化物层。

[0095] 上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。