[0001] 本实用新型涉及信号处理与检测技术领域，尤其涉及一种数字卷积模块。

[0002] 在信号处理与检测领域，卷积是一种基本的运算单元，目前实现卷积的方式主要有以下两种方法：第一种，将数据通过数据采集卡送到计算机，在计算机上进行离线运算，该方法的缺点是实时性差，可处理频率低；第二种，采用FPGA(现场可编程门阵列)、DSP(数字信号处理器)等数字处理器件实现卷积，但需要制作PCB(印制电路板)，然后编写程序，其开发周期长，材料成本高，由于用以实现卷积计算的FPGA，DSP，ADC(模数转换器)这些电子元器件，需要多种不同电压，导致整个系统需要复杂的电源方案。实用新型内容

[0003] 针对现有技术中的缺陷，本实用新型提供一种实时数字卷积模块，能够提高卷积计算的实时性，简化电源方案，减少开发周期和材料成本。

[0004] 本实用新型提供了一种实时数字卷积模块，包括：输入端口，第一抗混叠滤波单元，模数转换单元，中央处理器，数模转换器，第二抗混叠滤波单元，输出端口，接地端，电源模块，内置时钟；

[0005] 其中，所述输入端口和所述接地端均与所述第一抗混叠滤波单元连接，所述第一抗混叠滤波单元与所述模数转换单元连接，所述模数转换单元与所述中央处理器连接，所述中央处理器分别与所述数模转换器、所述内置时钟连接，所述数模转换器与所述第二抗混叠滤波单元连接，所述第二抗混叠滤波单元与所述输出端口、所述接地端连接，所述电源模块与所述中央处理器、所述接地端连接。

[0006] 进一步地，所述输入端口包括：第一输入端口，第二输入端口；所述第一输入端口用于输入第一路模拟信号，所述第二输入端口用于输入第二路模拟信号。

[0007] 进一步地，所述第一抗混叠滤波单元包括：第一抗混叠滤波器，第二抗混叠滤波器；

[0008] 所述第一抗混叠滤波器与第一输入端口连接，用于对第一路模拟信号进行抗混叠处理；

[0009] 所述第二抗混叠滤波器与第二输入端口连接，用于对第二路模拟信号进行抗混叠处理。

[0010] 进一步地，所述模数转换单元包括：第一模数转换器，第二模数转换器；

[0011] 所述第一模数转换器与所述第一抗混叠滤波器连接，用于将经抗混叠处理的第一路模拟信号转换为数字信号；

[0012] 所述第二模数转换器与所述第二抗混叠滤波器连接，用于将经抗混叠处理的第二路模拟信号转换为数字信号。

[0013] 进一步地，所述第二抗混叠滤波单元为第三抗混叠滤波器，用于对经所述数模转换器转换后的模拟信号进行抗混叠处理。

[0014] 进一步地，所述输出端口的数量为一个，经所述第三抗混叠滤波器处理后的模拟信号，通过所述输出端口输出。

[0015] 进一步地，所述电源模块包括电源输入端和DC/DC转换器，所述电源输入端分别与所述第一抗混叠滤波单元、所述模数转换单元、所述DC/DC转换器、所述数模转换器、所述内置时钟连接。

[0016] 进一步地，所述电源输入端接入+3.3V电源，为所述第一抗混叠滤波单元、所述模数转换单元、所述数模转换器及所述内置时钟供电，并通过所述DC/DC转换器为所述中央处理器供电。

[0017] 进一步地，所述接地端的数量为四个，包括：与所述第一抗混叠滤波单元连接的第一接地端和第二接地端，与所述第二抗混叠滤波单元连接的第三接地端，与所述电源模块连接的第四接地端。

[0018] 由上述技术方案可知，本实用新型提供的实时数字卷积模块，采用中央处理器进行卷积计算，提高卷积计算的实时性；采用单电源设计，简化电源方案；无需用户制作电路板和编写程序，减少开发周期和材料成本；接口简单，操作方便。

[0020] 下面将结合附图对本实用新型技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本实用新型的技术方案，因此只作为示例，而不能以此来限制本实用新型的保护范围。

[0021] 需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本实用新型所属领域技术人员所理解的通常意义。

[0022] 如图1所示，本实用新型实施例提供了一种实时数字卷积模块，包括：输入端口，第一抗混叠滤波单元，模数转换单元，中央处理器4(CPU)，数模转换器5(DAC)，第二抗混叠滤波单元，输出端口7，接地端，电源模块，内置时钟9。

[0023] 其中，所述输入端口和所述接地端均与所述第一抗混叠滤波单元连接，所述第一抗混叠滤波单元与所述模数转换单元连接，所述模数转换单元与所述中央处理器4连接，所述中央处理器分别与所述数模转换器5、所述内置时钟9连接，所述数模转换器与所述第二抗混叠滤波单元连接，所述第二抗混叠滤波单元与所述输出端口7、所述接地端连接，所述电源模块与所述中央处理器4、所述接地端连接。

[0024] 优选地，所述输入端口包括：第一输入端口11，第二输入端口12；其中，所述第一输入端口11用于输入第一路模拟信号，所述第二输入端口12用于输入第二路模拟信号。

[0025] 优选地，所述第一抗混叠滤波单元包括：第一抗混叠滤波器21，第二抗混叠滤波器22；其中，所述第一抗混叠滤波器21与第一输入端口11连接，用于对第一路模拟信号进行抗混叠处理；所述第二抗混叠滤波器22与第二输入端口12连接，用于对第二路模拟信号进行抗混叠处理。

[0026] 优选地，所述模数转换单元包括：第一模数转换器31(ADC)，第二模数转换器32；其中，所述第一模数转换器31与所述第一抗混叠滤波器21连接，用于将经抗混叠处理的第一路模拟信号转换为数字信号；所述第二模数转换器32与所述第二抗混叠滤波器22连接，用于将经抗混叠处理的第二路模拟信号转换为数字信号。

[0027] 其中，所述中央处理器4，用于对所述数字信号进行卷积计算，并将计算结果传输至所述数模转换器5。

[0028] 其中，所述数模转换器5，用于将卷积计算后的数字信号转换为模拟信号，并将转换后的模拟信号输出至第二抗混叠滤波单元。

[0029] 优选地，所述第二抗混叠滤波单元为第三抗混叠滤波器6，用于对经所述数模转换器5转换后的模拟信号进行抗混叠处理。

[0030] 优选地，所述输出端口7的数量为一个，经所述第三抗混叠滤波器6处理后的模拟信号，通过所述输出端口7输出。

[0031] 优选地，所述电源模块包括电源输入端和DC/DC转换器81，所述电源输入端分别与第一抗混叠滤波单元、模数转换单元、DC/DC转换器81、数模转换器5、内置时钟9连接。

[0032] 其中，所述电源输入端接入+3.3V的单电源，为所述第一抗混叠滤波单元、所述模数转换单元、所述数模转换器5及所述内置时钟9供电，并通过所述DC/DC转换器81为所述中央处理器4供电。

[0033] 所述数字卷积模块还包括四个接地端，分别为与所述第一抗混叠滤波单元连接的第一接地端和第二接地端，与所述第二抗混叠滤波单元连接的第三接地端，与所述电源模块连接的第四接地端；具体地，第一接地端与第一抗混叠滤波器21连接，第二接地端与第二抗混叠滤波器22连接，第三接地端与第三抗混叠滤波器6连接，第四接地端与DC/DC转换器81连接。

[0034] 所述数字卷积模块的工作原理为：

[0035] 第一路模拟信号从第一输入端口11进入卷积模块，第二路模拟信号从第二输入端口12进入卷积模块；第一路模拟信号经过第一抗混叠滤波器21的抗混叠处理后，进入第一模数转换器31，第二路模拟信号经过第二抗混叠滤波器22的抗混叠处理后，进入第二模数转换器32。

[0036] 第一模数转换器31将第一路模拟信号转换为数字信号，第二模数转换器32将第二路模拟信号转换为数字信号后，将该两路数字信号传输至中央处理器4中进行实时卷积计算；具体地，中央处理器4对两路数字信号同时进行快速傅里叶变换，对两个变换结果相乘，并对乘积做逆傅里叶快速变换以完成卷积，之后将卷积结果传输至数模转换器5。

[0037] 其中，中央处理器4进行实时卷积计算的原理为，频域相乘相当于时域卷积，本实用新型实施例通过将两路模拟信号从时域转换至频域，结果相乘后再转回时域，以完成两路模拟信号的实时卷积。

[0038] 数模转换器5对卷积结果进行转换，将数字信号的卷积结果转换为模拟信号的卷积结果，并将转换后的卷积结果输出至第三抗混叠滤波器6中进行处理，处理后将该结果通过输出端口7输出。

[0039] 基于以上内容，本实用新型提供的示例性实施例，能够提高卷积计算的实时性，可以将卷积速率从分钟级降低至毫秒级；采用单电源设计，简化了电源系统；功能明确单一，无需用户制作电路板也无需编写程序，减少了用户的开发时间，也减少了材料成本；采用模块化的装置实现实时数字卷积功能，体积更小，使用更方便；仅含有包括电源输入端、两个信号输入端、信号输出端以及四个接地端在内的共八个外接管脚，外观简洁，连接方便。

[0040] 最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围，其均应涵盖在本实用新型的权利要求和说明书的范围当中。