[0001] 本公开涉及存储芯片测试技术领域，特别是涉及一种存储芯片的测试方法、装置、设备、介质及程序产品。

[0002] 随着存储技术的不断发展，市场对存储芯片的性能及可靠性的要求越来越高，存储芯片在出厂前一般会对其进行各种测试，来获取存储芯片的性能参数，以对存储芯片的性能进行评价。例如，在对存储芯片进行老化测试的过程中，为了确定伪位线与相邻的位线之间是否存在工艺缺陷，需要使伪位线与其相邻的位线之间形成电位差。

[0003] 存储芯片目前不具备对伪位线对应的存储单元进行读写数据的功能，导致不能利用直接从伪位线对应的存储单元读出数据的方法，来判断伪位线实际连接电位的有效性及其是否能够正常工作，影响存储芯片测试的效率及准确性。

[0039] 为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。

[0040] 除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体地实施例的目的，不是旨在于限制本公开。

[0041] 在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

[0042] 在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。

[0043] 在本公开中，除非另有明确的规定和限定，术语“相连”、“连接”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

[0044] 此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。

[0045] 存储芯片中通过控制晶体管的开启与关闭来对该晶体管连接的电容器进行数据的读写操作，晶体管的PN结在没有偏置电压时是热力学平衡的，N相和P相中电子的电化学势相等，N相和P相之间的界面层充当损耗层，当存在偏置电压时，PN结之间的热力学平衡被打破，由于PN结系统中存在不均匀的电化学势，会观察到泄漏电流。

[0046] 存储芯片中从存储单元读出的数据信号经由与该存储单元连接的位线传输至感测放大器，在感测放大器中进行放大之后在向外输出。然而，随着存储芯片制造工艺的不断发展，位线之间的间距变得越来越小，当某一根位线被激活，其对周围的其他位线的耦合效应越来越明显，因耦合效应导致的感测放大器感测裕量的变化量越来越大，甚至影响存储芯片读出数据的准确性。

[0047] 如图1所示，在本公开的一些实施例中，提供一种存储芯片的测试方法，本实施例以该存储芯片的测试方法采用处理器执行进行举例说明，可以理解的是，该处理器可位于终端或服务器上。该存储芯片的测试方法用于生成预设格式的判断结果信息，该判断结果信息包括在向第一伪位线提供第一电压的过程中，第一伪位线是否被设置为第一电压，及在向第一伪位线提供第二电压的过程中，第一伪位线是否被设置为第二电压。

[0048] 基于此，请参考图1‑图2，本公开提供了一种存储芯片的测试方法，存储芯片包括阵列排布的多个存储单元、多条位线BL、多条字线WL及第一伪位线DBL0，每个存储单元包括传输晶体管和与传输晶体管的第一端耦接的电容器C；每条字线与一行存储单元的传输晶体管的控制端耦接；每条位线与一列存储单元的传输晶体管的第二端耦接；第一伪位线DBL0位于多条位线BL的一侧。需要说明的是，在本公开中，每条字线能够控制的传输晶体管对应的若干存储单元称为一行存储单元，而不论这些存储单元在物理空间上是否位于同一行；类似地，每条位线连接的传输晶体管对应的若干存储单元称为一列存储单元，而不论这些存储单元在物理空间上是否位于同一列。存储芯片的测试方法包括如下步骤：

[0049] 步骤S110，向目标位线对应的存储单元写入测试数据，其中，目标位线为多条位线中与第一伪位线相邻的位线；向第一伪位线提供第一电压，并读取目标位线对应的存储单元中的测试数据，以确定目标位线对应的存储单元的第一失效数量；

[0050] 步骤S120，再次向目标位线对应的存储单元写入测试数据；向第一伪位线提供第二电压，并读取目标位线对应的存储单元中的测试数据，以确定目标位线对应的存储单元的第二失效数量，其中，第二电压不同于第一电压；

[0051] 步骤S130，根据第一失效数量和第二失效数量，判断在向第一伪位线提供第一电压的过程中，第一伪位线是否被设置为第一电压，及在向第一伪位线提供第二电压的过程中，第一伪位线是否被设置为第二电压。

[0052] 作为示例，请继续参考图1及图2，存储芯片读出数据的准确性受感测放大器自身感测裕度的影响，而感测放大器自身感测裕度受其连接位线相邻位线的耦合效应的影响，存储芯片中相邻位线的间距达到纳米级别导致不同位线之间耦合效应对感测放大器感测裕度的影响越来越明显。向目标位线对应的存储单元写入测试数据之后，其中，目标位线为多条位线中与第一伪位线DBL0相邻的位线，例如目标位线为位线BL0，向第一伪位线DBL0提供第一电压例如是开启电压，并读取目标位线对应的存储单元中的测试数据，以确定目标位线对应的存储单元的第一失效数量，第一失效数量为读出数据失效的数量；然后再次向目标位线对应的存储单元写入测试数据，之后向第一伪位线提供第二电压例如是关闭电压，并读取目标位线对应的存储单元中的测试数据，以确定目标位线对应的存储单元的第二失效数量，第二失效数量为读出数据失效的数量；其中，第二电压不同于第一电压；由于在第一伪位线DBL0正常工作的情况下，连接至第一电压的第一伪位线DBL0与连接至第二电压的第一伪位线DBL0对其相邻位线的耦合效应不同，利用不同耦合效应对感测放大器感测裕度的影响变化量不同，根据第一失效数量和第二失效数量来判断在向第一伪位线提供第一电压的过程中，第一伪位线是否被设置为第一电压，及在向第一伪位线提供第二电压的过程中，第一伪位线是否被设置为第二电压。实现经由第一失效数量和第二失效数量直接判断出伪位线是否能够正常工作以及实际连接电位的有效性，提高了存储芯片测试的效率及准确性。

[0053] 作为示例，请参考图3，存储芯片中可以包括多条伪位线，多条伪位线中第一伪位线DBL0位于多条位线(BL0、BL1，……，BLN)的第一侧，多条伪位线中的第二伪位线DBL1位于多条位线(BL0、BL1，……，BLN)的第二侧，其中，第一侧与第二侧为多条位线(BL0、BL1，……，BLN)的沿第一方向ox的相对两侧，多条伪位线可以对称地分布于多条位线(BL0、BL1，……，BLN)的第一侧与第二侧，第一方向ox可以平行于字线延伸方向，N为正整数，例如N可以为16、32、64、128、256、512或1024等等。存储芯片中多条字线WL可以包括WL0、WL1，……，WLM；M为正整数，例如M可以为16、32、64、128、256、512或1024等等。

[0054] 图2及图3中的行方向可以平行于第一方向ox，列方向可以平行于第二方向oy，第二方向oy可以平行于位线延伸方向，第一方向ox可以与第二方向oy垂直。本公开实施例中的行方向与列方向可以相互调换，对于调换后的技术方案仍然属于本公开的保护范围。

[0055] 作为示例，请参考图1、图4，步骤S110中及步骤S120中测试数据可以为低逻辑数据；步骤S130中根据第一失效数量和第二失效数量，判断在向第一伪位线提供第一电压的过程中，第一伪位线是否被设置为第一电压，及在向第一伪位线提供第二电压的过程中，第一伪位线是否被设置为第二电压，包括：

[0056] 步骤S131，在第一电压高于第二电压且第一失效数量大于第二失效数量的情况下，或在第一电压低于第二电压且第一失效数量小于第二失效数量的情况下，判定在向第一伪位线提供第一电压的过程中，第一伪位线被设置为第一电压，及在向第一伪位线提供第二电压的过程中，第一伪位线被设置为第二电压；或

[0057] 步骤S132，在第一电压高于第二电压且第一失效数量小于或等于第二失效数量的情况下，或在第一电压低于第二电压且第一失效数量大于或等于第二失效数量的情况下，判定在向第一伪位线提供第一电压的过程中，第一伪位线未被设置为第一电压，及在向第一伪位线提供第二电压的过程中，第一伪位线未被设置为第二电压。

[0058] 对于动态随机存取存储器(Dynamic Random Access Memory，DRAM)而言，行预充电时间(Row Precharge Time，tRP)是从预充电命令(PRE)到下一条字线的激活命令(ACT)之间的时间，用于表征DRAM中存储阵列恢复到预充电状态的速度，尤其指存储阵列中位线从高电平或低电平充电至中间电位所需要的时间。作为示例，请参考图5，感测放大器400包括晶体管M1、晶体管M2、晶体管M3及晶体管M4，晶体管M1的源极、晶体管M2的源极均连接第二电源，第二电源用于向晶体管M1、晶体管M2提供感测放大器的NMOS(NMOS of Sense Amplifier，NSA)共源极电源信号(NSA Common Source，NCS)，NCS用于提供低电位电压VSS；晶体管M3的源极、晶体管M4的源极均连接第一电源，第一电源用于向晶体管M3、晶体管M4提供感测放大器的PMOS(PMOS of Sense Amplifier，PSA)共源极电源信号(PSA Common Source，PCS)，PCS用于提供高电位电压VARY。第一晶体管Q1的栅极、第二晶体管Q2的栅极以及第三晶体管Q3的栅极均与第一信号线201连接，利用第一信号线201给均衡器200提供均衡电压VEQ，以打开或者关闭均衡器200，第一晶体管Q1的源极与位线BL连接，第一晶体管Q1的漏极与参考位线/BL连接。第二晶体管Q2的源极与位线BL连接，第二晶体管Q2的漏极与第三晶体管Q3的源极连接。第三晶体管Q3的漏极与互补位线/BL连接，第二晶体管Q2的漏极和第三晶体管Q3的源极还与第二信号线301连接，第二信号线301用于给位线BL和互补位线/BL提供重置电压，第二信号线301与外围电路连接，用于给位线BL和互补位线/BL提供位线预充电电压VBLP。第二信号线301对感测放大器400预充电至位线预充电电压VBLP(Voltage of Bit Line Precharge)。请继续参考图2，在第一伪位线DBL0正常工作的情况下，连接至第一电压的第一伪位线DBL0与连接至第二电压的第一伪位线DBL0对其相邻位线，例如位线BL0的耦合效应不同，不同耦合效应导致位线上的电势偏离位线预充电电压VBLP的程度不同，进而导致感测放大器的感测裕度不同，例如，如果耦合效应导致感测放大器的感测放大能力变小，会导致读出数据错误；反之，如果耦合效应导致感测放大器的感测放大能力变强，会提高感测放大器读出数据的准确度。

[0059] 作为示例，请继续参考图4‑图6，在将低逻辑数据例如数据“0”写入存储单元300之后，在第一电压高于第二电压且第一伪位线DBL0能够正常工作的情况下，被设置为第一电压的第一伪位线DBL0对目标位线的耦合效应，大于被设置为第二电压的第一伪位线DBL0对目标位线的耦合效应，因此，若在向第一伪位线提供第一电压的过程中，读取目标位线对应的存储单元中测试数据的第一失效数量，大于在向第一伪位线提供第二电压的过程中，读取目标位线对应的存储单元中测试数据的第二失效数量，则判定在向第一伪位线提供第一电压的过程中，第一伪位线被设置为第一电压，及在向第一伪位线提供第二电压的过程中，第一伪位线被设置为第二电压。

[0060] 作为示例，请继续参考图4‑图5，在将低逻辑数据例如数据“0”写入存储单元300之后，在第一电压低于第二电压且第一伪位线DBL0能够正常工作的情况下，被设置为第一电压的第一伪位线DBL0对目标位线的耦合效应，小于被设置为第二电压的第一伪位线DBL0对目标位线的耦合效应，因此，若在向第一伪位线提供第一电压的过程中，读取目标位线对应的存储单元中测试数据的第一失效数量，小于在向第一伪位线提供第二电压的过程中，读取目标位线对应的存储单元中测试数据的第二失效数量，则判定在向第一伪位线提供第一电压的过程中，第一伪位线被设置为第一电压，及在向第一伪位线提供第二电压的过程中，第一伪位线被设置为第二电压。

[0061] 作为示例，请参考图2、图6‑图7，可以设置第一电压和第二电压中，一个高于目标位线的预充电电压且另一个低于预充电电压。存储芯片还包括：与目标位线耦接的感测放大器；在读取目标位线对应的存储单元中的测试数据的过程中，与正常读取操作相比，提前控制感测放大器进入感测放大阶段(即减小SDT，也即缩短电荷共享时间，也就是缩短WL on到SA on的时间间隔)，以缩短目标位线对应的存储单元中的电容器与目标位线的电荷共享时间，使得更容易出现读出数据错误，从而更容易获取第一失效数量和第二失效数量。也就是说，如果正常读取操作过程中，感测放大器的感测裕度足够大，第一伪位线DBL0与相邻的目标位线之间的耦合效应不足以导致读取失效时，可通过减小SDT降低感测裕度。

[0062] 作为示例，请参考图8‑图10，步骤S110中及步骤S120中测试数据可以为高逻辑数据；步骤S130中根据第一失效数量和第二失效数量，判断在向第一伪位线提供第一电压的过程中，第一伪位线是否被设置为第一电压，及在向第一伪位线提供第二电压的过程中，第一伪位线是否被设置为第二电压，还包括：

[0063] 步骤S133，在第一电压高于第二电压且第一失效数量小于第二失效数量的情况下，或在第一电压低于第二电压且第一失效数量大于第二失效数量的情况下，判定在向第一伪位线提供第一电压的过程中，第一伪位线被设置为第一电压，及在向第一伪位线提供第二电压的过程中，第一伪位线被设置为第二电压；或

[0064] 步骤S134，在第一电压高于第二电压且第一失效数量大于或等于第二失效数量的情况下，或在第一电压低于第二电压且第一失效数量小于或等于第二失效数量的情况下，判定在向第一伪位线提供第一电压的过程中，第一伪位线未被设置为第一电压，及在向第一伪位线提供第二电压的过程中，第一伪位线未被设置为第二电压。

[0065] 作为示例，请继续参考图2、图5、图8‑图10，在将高逻辑数据例如数据“1”写入存储单元300之后，如果第一电压高于第二电压，第一伪位线若连接至高电压，导致感测放大器(SA)的感测裕度增大，减小SA出现读出数据失效的概率。如果第一电压低于第二电压，第一伪位线若连接至低电压，导致SA的感测裕度减小，增大SA出现读出数据失效的概率。在向存储单元300写入数据“1”之后，在第一电压高于第二电压且第一失效数量小于第二失效数量的情况下，或在第一电压低于第二电压且第一失效数量大于第二失效数量的情况下，判定在向第一伪位线提供第一电压的过程中，第一伪位线被设置为第一电压，及在向第一伪位线提供第二电压的过程中，第一伪位线被设置为第二电压；在第一电压高于第二电压且第一失效数量大于或等于第二失效数量的情况下，或在第一电压低于第二电压且第一失效数量小于或等于第二失效数量的情况下，判定在向第一伪位线提供第一电压的过程中，第一伪位线未被设置为第一电压，及在向第一伪位线提供第二电压的过程中，第一伪位线未被设置为第二电压。

[0066] 作为示例，请参考图2、图5、图9‑图10，在向待测存储芯片写入测试数据后，若从存储单元中读出数据“1”，读取数据前，与正常读取操作相比，提前控制SA进入感测放大阶段(即减小SDT，也即缩短电荷共享时间，也就是缩短WL on到SA on的时间间隔)，以缩短目标位线对应的存储单元中的电容器与目标位线的电荷共享时间，使得更容易出现读出数据错误，从而更容易获取第一失效数量和第二失效数量。也就是说，如果正常读取操作过程中，感测放大器的感测裕度足够大，第一伪位线DBL0与相邻的目标位线之间的耦合效应不足以导致读取失效时，可通过减小SDT降低感测裕度。

[0067] 应该理解的是，虽然图1、图4及图8的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1、图4及图8中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

[0068] 如图11所示，在本公开的一些实施例中，提供一种存储芯片的测试装置10，存储芯片包括阵列排布的多个存储单元、多条字线、多条位线及第一伪位线，每个存储单元包括传输晶体管和与传输晶体管的第一端耦接的电容器；每条字线与一行存储单元的传输晶体管的控制端耦接；每条位线与一列存储单元的传输晶体管的第二端耦接；第一伪位线位于多条位线的一侧；存储芯片的测试装置10包括第一测试模块11、第二测试模块12及判断模块13，第一测试模块11用于向目标位线对应的存储单元写入测试数据，其中，目标位线为多条位线中与第一伪位线相邻的位线，向第一伪位线提供第一电压，并读取目标位线对应的存储单元中的测试数据，以确定目标位线对应的存储单元的第一失效数量；第二测试模块12用于再次向目标位线对应的存储单元写入测试数据，向第一伪位线提供第二电压，并读取目标位线对应的存储单元中的测试数据，以确定目标位线对应的存储单元的第二失效数量，其中，第二电压不同于第一电压；判断模块13用于根据第一失效数量和第二失效数量，判断第一伪位线能否被设置为第一电压或第二电压。

[0069] 作为示例，请继续参考图11，存储芯片读出数据的准确性受感测放大器自身感测裕度的影响，而感测放大器自身感测裕度受其连接位线相邻位线的耦合效应的影响，存储芯片中相邻位线的间距达到纳米级别导致不同位线之间耦合效应对感测放大器感测裕度的影响越来越明显。第一测试模块11向目标位线对应的存储单元写入测试数据之后，其中，目标位线为多条位线中与第一伪位线相邻的位线，向第一伪位线提供第一电压，并读取目标位线对应的存储单元中的测试数据，以确定目标位线对应的存储单元的第一失效数量；然后第二测试模块12再次向目标位线对应的存储单元写入测试数据，之后向第一伪位线提供第二电压，并读取目标位线对应的存储单元中的测试数据，以确定目标位线对应的存储单元的第二失效数量，其中，第二电压不同于第一电压；由于在第一伪位线正常工作的情况下，连接至第一电压的第一伪位线与连接至第二电压的第一伪位线对其相邻位线的耦合效应不同，判断模块13利用不同耦合效应对感测放大器感测裕度的影响变化量不同，根据第一失效数量和第二失效数量来判断在向第一伪位线提供第一电压的过程中，第一伪位线是否被设置为第一电压，及在向第一伪位线提供第二电压的过程中，第一伪位线是否被设置为第二电压。实现经由第一失效数量和第二失效数量直接判断出伪位线是否能够正常工作以及实际连接电位的有效性，提高了存储芯片测试的效率及准确性。

[0070] 作为示例，请参考图12，判断模块13包括第一比较分析模块131及第二比较分析模块132，第一比较分析模块131用于在第一电压高于第二电压且第一失效数量大于第二失效数量的情况下，或在第一电压低于第二电压且第一失效数量小于第二失效数量的情况下，判定在向第一伪位线提供第一电压的过程中，第一伪位线被设置为第一电压，及在向第一伪位线提供第二电压的过程中，第一伪位线被设置为第二电压；第二比较分析模块132用于在第一电压高于第二电压且第一失效数量小于第二失效数量的情况下，或在第一电压低于第二电压且第一失效数量大于第二失效数量的情况下，判定在向第一伪位线提供第一电压的过程中，第一伪位线被设置为第一电压，及在向第一伪位线提供第二电压的过程中，第一伪位线被设置为第二电压。

[0071] 本公开还提供一种电子设备，包括存储器和处理器，存储器存储有计算机程序，处理器执行计算机程序时实现如上任一项实施例所述的方法的步骤。电子设备可以但不限于是各种个人计算机、笔记本电脑、智能手机及平板电脑等。

[0072] 本公开还提供一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现如上任一项实施例中存储芯片的测试方法的步骤。

[0073] 在一个实施例中，提供了一种计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现如上任一项实施例中存储芯片的测试方法的步骤。

[0074] 本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器(Read‑Only Memory，ROM)、磁带、软盘、闪存、光存储器、高密度嵌入式非易失性存储器、阻变存储器(ReRAM)、磁变存储器(Magneto‑resistive Random Access Memory，MRAM)、铁电存储器(Ferroelectric Random Access Memory，FRAM)、相变存储器(Phase Change Memory，PCM)、石墨烯存储器等。易失性存储器可包括随机存取存储器(Random Access Memory，RAM)或外部高速缓冲存储器等。作为说明而非局限，RAM可以是多种形式，比如静态随机存取存储器(Static Random Access Memory，SRAM)或动态随机存取存储器(Dynamic Random Access Memory，DRAM)等。本申请所提供的各实施例中所涉及的处理器可为通用处理器、中央处理器、图形处理器、数字信号处理器、可编程逻辑器、基于量子计算的数据处理逻辑器等，不限于此。

[0075] 以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

[0076] 以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。