技术领域
[0001] 本申请涉及协议分析技术领域，特别是涉及随机存储器。
相关背景技术
[0002] 随机存储器的协议分析，通常是利用相应的协议分析仪抓取随机存储器的系统操作序列，分析操作过程，定位可能导致失效的指令及随机存储器的失效状态。其中，协议分析仪的通道数量较多，可以同时测量多个信号。按照指令的真值表设置逻辑分析仪的触发条件，可以捕捉特有的指令波形。
[0003] 但是随着随机存储器技术的不断上升，随机存储器与主控之间的协议越来越复杂。为了提高协议过程效率，各个主控厂商对随机存储器之间自适应协议过程都做了不同程度的优化，这些优化，也是各个厂商的保密内容，因此对代码做了加密措施，原代码不开放，终端客户无从分析。
[0004] 进一步，对应的协议分析仪除了仪器本身成本昂贵，不便于普及以外，整个分析过程也较复杂。并且受逻辑分析仪采样速率限制，无法分析高速信号协议。无法精确关注所关心的协议阶段。同时，虽然协议分析仪的采样深度很大，但是，非有效指令占据比重过大。同时，寻找所关注的指令，也是一件难事。
[0005] 协议分析仪通常使用多通道示波器捕捉，会受到示波器通道数的限制，并且对于高速信号，示波器探头容易引入信号干扰，导致系统无法运行。对于复杂的协议，无法通过逻辑组合识别指令，导致示波器不能进行协议分析。
具体实施方式
[0035] 下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0036] 在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
[0037] 参阅图1，图1是本申请提供的随机存储器的结构示意图。该随机存储器100包括：第一通信接口10、译码控制电路20、指令处理电路30和全局控制模块40。其中，全局控制模块40为随机存储器100的主控芯片，能够根据译码控制电路20译码后的指令，实现对应的操作，如，数据读、写和/或擦除等一系列操作。
[0038] 第一通信接口10可以是随机存储器100与外部设备通信的I/O接口。
[0039] 其中，译码控制电路20耦接第一通信接口10，被配置为接收通过第一通信接口10传输的指令，并对指令进行译码。
[0040] 指令处理电路30耦接译码控制电路20，被配置为对译码后的指令进行捕获。
[0041] 在一些实施例中，可以提前在指令处理电路30中设置相应的逻辑，使指令处理电路30能够对译码后的指令进行筛选，以筛选出有效指令，并对有效指令进行捕获。相应的，可以设置一存储阵列，用于存储捕获的指令和/或这些指令之间的间隔时间。
[0042] 其中，在随机存储器100耦接协议分析仪时，随机存储器100将被捕获的指令发送至协议分析仪进行协议分析。
[0043] 在一些实施例中，协议分析仪可以在随机存储器100空闲时与随机存储器100耦接，接收随机存储器100内部捕获的指令，并对这些捕获的指令进行协议分析。
[0044] 在一些实施例中，协议分析仪可以选择随机存储器100上额外的引脚与随机存储器100进行通信，实时接收随机存储器100中捕获的指令。其中，额外的引脚可以是随机存储器100中的无效引脚，如NC引脚。在指令处理电路30捕获到相应的指令时，可以通过NC引脚将捕获的指令发送至协议分析仪中。或者，额外的引脚还可以是专为连接协议分析仪而设置的引脚。
[0045] 该随机存储器100内部设置独立的指令处理电路30，指令处理电路30被配置为在随机存储器100内部对译码后的指令进行捕获，并在随机存储器100耦接协议分析仪时，随机存储器100将被捕获的指令发送至协议分析仪进行协议分析。一方面，在随机存储器100内部捕获相应的指令，能够不受总线速度限制，不干扰信号完整性，解决协议分析仪无法分析高速协议的限制问题；另一方面解决了示波器通道不足，对高速信号有干扰、可能因干扰无法启动的限制，减少对主控端协议开放性的依赖，进而提高随机存储器100的协议分析效率。
[0046] 参阅图2，指令处理电路30包括：指令捕获触发模块31、指令捕获模块32和控制模块33。
[0047] 指令捕获触发模块31耦接上述的译码控制电路20，被配置为筛选译码后的指令，并对筛选出的目标指令生成对应的捕获触发信号。
[0048] 在实际过程中，随机存储器100接收到的指令有些是空指令(无效指令)，这些空指令没有分析价值，因此，需要在译码控制电路20对传输的指令译码后，利用指令捕获触发模块31对译码后的指令进行筛选，筛选出有效指令，并生成有效指令对应的捕获触发信号。
[0049] 指令捕获模块32耦接指令捕获触发模块31，被配置为响应于捕获触发信号，对目标指令进行捕获，并存储于存储阵列中。
[0050] 指令捕获模块32响应于捕获触发信号，对目标指令进行捕获。具体地，捕获触发信号可以是使能信号，指令捕获模块32在使能信号下，对目标指令进行捕获，并存储于存储阵列中。
[0051] 控制模块33耦接存储阵列34，被配置为响应于数据访问指令，从存储阵列34中获取目标指令，并将目标指令输出至协议分析仪。具体的，在随机存储器100耦接协议分析仪时，控制模块33响应于协议分析仪发送的数据访问指令，从存储阵列34中获取目标指令。
[0052] 通过随机存储器100内部的指令捕获触发模块31对指令进行筛选，筛选出需要进行协议分析的目标指令，去除无效指令，能够在目标指令输出至协议分析仪后，协议分析仪只针对目标指令进行协议分析，减少无效指令的干扰，提升后续协议分析的效率和准确性。
[0053] 参阅图3，控制模块33包括：第一计数器331、第一寄存器332、第二计数器333、比较单元334。
[0054] 第一计数器331耦接上述的指令捕获触发模块31，被配置为计数复位信号(RESET)。
[0055] 在一些实施例中，第一计数器331的计数方式采用对RESET(复位)信号的上升沿进行计数的方式实现。在不掉电的情况下，当第一计数器331采样到n次复位信号的上升沿时，向第一寄存器332发送相应的信号。其中，n大于或等于1。如，n可以设置为2、n可以设置为3或者n可以设置为4。通过设置n大于1，能够避免随机存储器100的系统可能存在多次复位或上电时系统不稳定而产生的多次复位所造成的计数设置错误。
[0056] 此处的复位信号的作用是控制第一寄存器322中的设置值，此处的复位信号并不等同于随机存储器100中用于整体系统复位的信号。
[0057] 此处的复位信号可以由人为控制，即第一计数器331记录复位信号操作动作次数。例如，当用户需要随机存储器100中指令处理电路30进行指令捕获，则可以通过触发复位信号，以使第一寄存器中设置值变化，进而指令处理电路30根据当前的相关捕获要求进行指令捕获。其中，第一计数器331掉电清零。
[0058] 第一寄存器332耦接第一计数器331，被配置为根据第一计数器331的计数进行设置值累加。其中，第一计数器331为多位计数器，仅采用多位计数器的高位作为第一寄存器332的计数脉冲。
[0059] 第二计数器333耦接上述的指令捕获触发模块31，被配置为根据捕获触发信号进行指令捕获计数。
[0060] 在捕获过程中，需要对捕获的目标指令进行计数，进而可以通过计数值决定是否需要继续进行指令捕获。在一些实施例中，捕获触发信号可以是使能信号，第二计数器333仅在指令有效时，在时钟信号的节拍下，进行指令捕获计数。时钟信号可以是随机存储器的时钟输入信号。在捕获触发信号使能有效时，在时钟信号的上升沿或下降沿进行指令捕获计数。
[0061] 比较单元334耦接第一寄存器332、第二计数器333和指令捕获触发模块31，被配置为基于第一寄存器332中的比特位得到比较信号，并将比较信号输出至指令捕获触发模块31，比较信号用于指示指令捕获触发模块31是否继续筛选译码后的指令。
[0062] 在一些实施例中，第一寄存器332的比特位根据实际情况设置，如8bit/16bit等。因此，寄存器中存在多个比特位，因此比较单元334可以确定多个比特位是否一致，得到对应的比较信号。如，比较信号用1或0表示，1表征多个比特位中存在不相同的比特位，0表征多个比特位均相同。
[0063] 如，第一寄存器332中的初始的比特位均设置为0，可随着第一计数器331的计数变化。当多个比特位一致时，得到对应的比较信号“0”，当多个比特位不一致时，得到对应的比较信号“1”。比较信号用于指示指令捕获触发模块31是否继续筛选译码后的指令，因此，比较信号为“0”时，指示指令捕获触发模块31继续筛选译码后的指令，同样的，指令捕获模块32可继续进行指令捕获。比较信号为“1”时，指示指令捕获触发模块31停止筛选译码后的指令，同样的，指令捕获模块32停止指令捕获。
[0064] 在其他应用场景中，比较信号用1或0表示，0表征多个比特位中存在不相同的比特位，1表征多个比特位均相同。
[0065] 如，第一寄存器332中的初始的比特位均设置为0，可随着第一计数器331的计数变化。当多个比特位一致时，得到对应的比较信号“1”，当多个比特位不一致时，得到对应的比较信号“0”。比较信号用于指示指令捕获触发模块31是否继续筛选译码后的指令，因此，比较信号为“1”时，指示指令捕获触发模块31继续筛选译码后的指令，同样的，指令捕获模块32可继续进行指令捕获。比较信号为“0”时，指示指令捕获触发模块31停止筛选译码后的指令，同样的，指令捕获模块32停止指令捕获。
[0066] 在一些实施例中，比较单元334被配置为比较第一寄存器332中的比特位和比较第二计数器333的高段位和第一寄存器332的设置值，得到比较信号，并将比较信号输出至指令捕获触发模块31，比较信号用于指示指令捕获触发模块31是否继续筛选译码后的指令。
[0067] 其中，比较第一寄存器332中的比特位，得到第一比较信号，以及比较第二计数器333的高段位和第一寄存器332的设置值，得到第二比较信号，再根据第一比较信号和第二比较信号得到第三比较信号，并将第三比较信号输出至指令捕获触发模块31，第三比较信号用于指示指令捕获触发模块31是否继续筛选译码后的指令。因此，第三比较信号为“0”时，指示指令捕获触发模块31继续筛选译码后的指令，同样的，指令捕获模块32可继续进行指令捕获。第三比较信号为“1”时，指示指令捕获触发模块31停止筛选译码后的指令，同样的，指令捕获模块32停止指令捕获。
[0068] 通过在第一寄存器332中进行捕获模式的配置，进而通过比较单元334进行捕获模式的确定，进一步控制指令捕获模块32和指令捕获触发模块31持续捕获或停止捕获。
[0069] 参阅图4，比较单元334包括：或门、比较器和与非门。
[0070] 或门的输入端耦接上述的第一寄存器332，被配置为根据第一寄存器332中的比特位的逻辑电平，输出第一逻辑信号。其中，若第一寄存器332中的比特位的逻辑电平相同，则输出的第一逻辑信号为逻辑低电平，若第一寄存器332中的比特位的逻辑电平不相同，则输出的第一逻辑信号为逻辑高电平。
[0071] 比较器分别耦接上述的第一寄存器332和上述的第二计数器333，被配置为比较第二计数器333的高段位和第一寄存器332的设置值，输出第二逻辑信号。其中，若第二计数器333的高段位和第一寄存器332的设置值相同，则输出的第一逻辑信号为逻辑高电平，若第二计数器333的高段位和第一寄存器332的设置值不相同，则输出的第一逻辑信号为逻辑低电平。
[0072] 与非门的输入端耦接或门的输出端和比较器的输出端，与非门的输出端耦接指令捕获触发模块31，被配置为根据第一逻辑信号和第二逻辑信号输出第三逻辑信号。此处的第三逻辑信号相当于上述的比较信号。
[0073] 其中，响应于第一逻辑信号为逻辑低电平，第三逻辑信号为逻辑高电平。此时忽略第二逻辑信号的状态，第三逻辑信号用于指示指令捕获模块32持续、循环捕获对应的指令。
[0074] 响应于第一逻辑信号为逻辑高电平，第二逻辑信号为逻辑低电平，第三逻辑信号为逻辑高电平，第三逻辑信号用于指示指令捕获模块32继续捕获对应的指令。
[0075] 响应于第一逻辑信号为逻辑高电平，第二逻辑信号为逻辑高电平，第三逻辑信号为逻辑低电平，第三逻辑信号用于指示指令捕获模块32停止指令的捕获。
[0076] 当第三逻辑信号为逻辑高电平时，可以控制使能信号，使使能信号处于使能有效，继续捕获。
[0077] 当第三逻辑信号为逻辑低电平时，可以控制使能信号，使使能信号处于使能无效，停止捕获。
[0078] 具体的，第一逻辑信号、第二逻辑信号、第三逻辑信号的关系以及对应的作用如下表所示：
[0079]
[0080] 在一些实施例中，结合图5进行说明：
[0081] 第一寄存器332中的比特位上电默认全部是逻辑低电平，经或门全部‘或’逻辑运算后，输出低电平信号，参与控制对目标指令的持续循环捕获并存储至存储阵列；如果经人工操作设置第一寄存器332中的比特位不是全逻辑低电平，其经或门的‘或’逻辑运算后输出高电平信号，将不参与第二计数器333的控制。比较器主要工作是，在第一寄存器332中的比特位不是全逻辑低电平时，将第一寄存器332的设置值与第二计数器333高段位进行比较，如果比较结果相等，则比较器输出逻辑高电平1，参与控制EN(使能)信号，使指令捕获模块32停止指令捕捉；如果比较结果不相等，则比较器输出逻辑低电平0，参与控制EN(使能)信号，继续捕捉指令，并对指令计数。
[0082] 其中，第二计数器低段位主要受三个信号控制。具体描述如下：
[0083] RESET为复位信号，第二计数器低段位的清零(CLE)引脚耦接复位信号，复位信号低电平控制第二计数器333清零。第二计数器低段位的CP(时钟脉冲，Clock Pulse)引脚耦接与门的输出端，与门的输入端耦接时钟信号CLK和EN信号。EN信号用于表示指令有效，经逻辑处理后，仅在指令有效时，第二计数器333在时钟信号CLK的节拍下，进行指令捕捉计数。
[0084] 第二计数器333高段位参与指令捕捉阶段的控制。
[0085] 通过上述方式，可以利用或门、比较器和与非门完成对指令捕获的设置，如在第一寄存器332中比特位相同时，持续捕获；在第二计数器333高段位与第一寄存器332的设置值不相同时，继续捕获，直到第二计数器333高段位与第一寄存器332的设置值相同，停止捕获。即，第一寄存器332的设置值决定了具体捕获指令的指令数量的高位字段。
[0086] 参阅图6，控制模块33还包括：第一控制单元335和第二控制单元336。
[0087] 第一控制单元335耦接上述的指令捕获模块32，被配置为控制指令捕获模块32将捕获的目标指令存储于存储阵列34中。即第一控制单元可以产生控制指令捕获模块32捕获的信号，如相应的使能信号。
[0088] 第二控制单元336耦接存储阵列34，被配置为响应于数据访问指令，从存储阵列34中获取目标指令。在一些实施例中，第一控制单元335和第二控制单元336可以共用相同的逻辑电路，实现上述的功能。
[0089] 参阅图7，第二控制单元336包括：分频电路和地址译码模块。
[0090] 分频电路被配置为对数据访问指令进行分频。分频电路主要实现对数据访问指令对应的外部访问脉冲进行n分频，n等于存储位数宽度。该分频电路分频的作用，就是对于n位存储阵列，进行并串转换时，用n个脉冲把n位指令编码拍出；同时，每n倍脉冲时，产生一个1/n的脉冲，使地址译码模块中的地址译码器加1，输出下一组(行)的数据内容。为了实现电路上的简便，n的取值根据具体随机存储器100的协议考量。如，n取4、8、10或16。其中，指令编码位宽决定分频电路的分频比例。如，指令编码位宽为5bit，则分频电路的分频比例为一分五，指令编码位宽为8bit，则分频电路的分频比例为一分八。
[0091] 地址译码模块耦接分频电路，被配置为对分频后的数据访问指令进行地址译码，按照译码得到的地址选通相应的存储单元，获取目标指令。
[0092] 具体地，参阅图8，地址译码模块根据外部提供的协议访问时钟，做计数操作并对计数值进行译码，每次只选通一行存储数据对应的存储单元，并打开对应的开关，将对应的一行计数值送入并串转换器。并串转换器将并行的存储数据处理为串行存储数据，在协议访问时钟的节拍下，逐次串行从指定的I/O口上输出至协议分析仪。
[0093] 参阅图9，上述的指令处理电路30还包括：通信接口选择模块。通信接口选择模块耦接上述的存储阵列34，被配置为选择第一通信接口10或其余通信接口进行指令输出，其中，其余通信接口由随机存储器100的无效引脚形成。
[0094] 在一些实施例中，本申请可以采用以下两种实现方案：
[0095] 1)采用与数据信号复用I/O的方案，即利用第一通信接口10。该方案优点是随机存储器100的数据信号(DQ)本身就是双向I/O口，并且正常工作时必须引出。即在RESET信号控制下进入协议分析模式后，从存储阵列34中进行指令的获取，通过数据信号(DQ)输出至协议分析仪中。
[0096] 2)独立使用随机存储器100的I/O上的NC引脚，能够保证随机存储器100正常工作过程中，捕获的指令存储于存储阵列34的同时，还可以持续通过NC引脚向外输出指令。
[0097] 参阅图10，通信接口选择模块包括：模式寄存器和检测单元。
[0098] 模式寄存器中配置有随机存储器100多种对外输出引脚定义。
[0099] 检测单元被配置为检测随机存储器100的无效引脚的状态，并根据无效引脚的状态从模式寄存器中选择对应的对外输出引脚作为目标通信接口。
[0100] 其中，在选择第一通信接口10为指令输出接口时，响应于随机存储器100复位，通过第一通信接口10将复位前捕获的指令输出。
[0101] 在一些实施例中，通过设置模式寄存器实现多种对外输出引脚定义的选择。随机存储器100的系统默认为硬件自动适应，适应方案是通过检测NC引脚的电平或脉冲状态。
[0102] 如，可以给用作通讯调试的NC引脚做内部电平预设置(高或低电平)，当需要通过NC引脚进行交互时，可以在随机存储器100外部改变NC引脚的电平状态，从而使检测单元选择对应的通信接口进行交互。
[0103] 在一些实施例中，随机存储器100默认使用DQ引脚进行交互，当随机存储器100对应的PCB引出了随机存储器100的NC引脚时，就可以通过改变NC引脚的状态，实现交互模式的选择。
[0104] 参阅图11，指令捕获模块32包括：锁存电路和门电路。
[0105] 锁存电路耦接上述的指令捕获触发模块31，被配置为在时钟信号下锁存译码后的指令并进行时序对齐。
[0106] 门电路耦接锁存电路，被配置为响应于捕获触发信号，将目标指令存储于存储阵列中。
[0107] 具体地，参阅图12，由时钟信号CLK作为触发源，利用锁存电路将指令进行锁存，并作指令的时序对齐。利用带输出使能控制的门电路，在输出使能信号EN的控制下，完成有效指令的输出，并在上述的第一控制单元335控制下存入存储阵列34。在图12中，指令信号COMMAND[0:n]从指令译码模块经分路后引入。
[0108] 时钟信号CLK是随机存储器100的时钟tCK，在该时钟沿触发下，将指令拍入锁存电路，实现指令比特的对齐。
[0109] 输出使能信号EN用于保证对有效指令的捕捉，具体可设置为单指令周期采样、双指令周期采样、单沿采样或双沿采样。具体地，根据不同的随机存储器100内部实现技术，其有效指令特点不同，因此，针对不同的随机存储器100实现技术，需要独立设计使能信号产生电路。
[0110] 上述的单沿采样可以是在输出使能信号的下降沿采样或上升沿采样，双沿采样可以是在输出使能信号的下降沿采样和上升沿采样。
[0111] 在一些实施例中，上述的指令处理电路30还包括：指令间隔计数模块。指令间隔计数模块耦接指令捕获触发模块31，被配置为记录上一目标指令与当前目标指令之间的时间间隔。其中，指令间隔计数模块与上述的指令捕获模块32同步工作，在指令捕获模块32捕获一目标指令时，指令间隔计数模块同步计算出该目标指令与上一目标指令之间的时间间隔，在目标指令存储于存储阵列时，同步的将此时间间隔存入存储阵列中，且与目标指令相关联。在被读出时，同步读出目标指令和对应的时间间隔。基于此，在指令处理电路30还包括指令间隔计数模块时，上述的分频电路的分频比例由指令编码位宽和指令间隔计数器位宽共同决定。如，指令编码位宽为5bit，指令间隔计数器位宽为8bit，则分频电路的分频比例为一分十三。
[0112] 其中，指令间隔计数模块还被配置为响应于指令捕获触发模块31发送的清零信号，进行计数清零。具体地，清零信号可以是复位信号。如，在检测到第一个复位信号时，指令间隔计数模块清零，并准备进行指令间隔计数，在每记录一个指令间隔后，均会接收到相应的复位信号，进行计数清零，并对下一指令进行指令间隔计数。
[0113] 具体的，参阅图13，指令间隔计数模块主要根据实际协议的不同，对时钟信号CLK进行计数。指令间隔计数模块带有清零信号CLE，但计数方式采用“计满不清零”方式。因指令间隔时间主要关注大于某个时间长度，只关注标准要求的下限，对超长间隔不关注。计满不清零，可有效避免数据溢出导致的误判。无指令时，因为输入信号不满足特定逻辑，CLE信号一直都是高电平，保持计数模式。
[0114] 指令间隔计数模块采用计满不清零的逻辑实现，计满后保持最大计数值。指令间隔计数模块可以根据协议间隔时间特性，从节约存储单元角度考量，对计数采用舍弃低位几个bit的算法。如图14中，10bit计数取高8bit。
[0115] 在指令间隔计数模块外，可以增加指令“输出允许”同时受控的二级输出使能控制，该控制信号仍然是经过处理的EN信号。从而可以做到指令编码和指令间隔时间计数值同步保存的功能。
[0116] 按照不同随机存储器100的指令特征，需要不同bit位宽完成指令编码的保存。本申请从通用性和性价比角度考量，可以灵活安排bit数和指令间隔计数位宽。如图13所示，按照8bit指令间隔计数进行存储位宽的设置，最高实现256个tCK的计数。可以通过寄存器设置，再实现计数的成倍数放大。如按照4倍放大，可以实现1024个tCK的计数。即每4个tCK，计数加一。
[0117] 参阅图14，指令捕获触发模块31能够产生指令捕捉输出允许的使能信号EN以及相应的计数器清零信号CLE，如上述的指令计数器以及指令间隔计数器。其中，产生捕捉指令使能信号EN，是根据随机存储器100中的指令真值表完成逻辑电路设计，并考虑到单指令还是双指令，单时钟沿采样或双时钟沿采样。不同的随机存储器100，具体硬件逻辑电路实现方案不同。如图14所示，上述的译码控制电路20可以译码出时钟信号CLK、片选信号CS、COMMAND信号、DQ信号、RESET信号、VDD信号、GND信号以及NC信号中的至少一种，指令捕获触发模块31对这些信号进行筛选，筛选出与协议分析相关的信号，并产生相应的指令，利用其余模块对相关的信号进行捕获。
[0118] 指令捕获触发模块31主要实现如下功能：
[0119] 1)识别有效指令，产生EN信号，打开有效指令捕捉窗口。
[0120] 2)产生指令间隔计数器的清零信号，使计数器清零。
[0121] 3)产生指令计数脉冲，对捕捉到的指令进行计数。
[0122] 指令捕获触发模块31可根据各种随机存储器100的指令协议，单独进行设计，最终实现同等功能的电路。
[0123] 在一些实施例中，指令捕获触发模块31可以如图15所示的结构。利用图15所示多个选择器、与门等结构，得到对应的使能信号、清零信号等。
[0124] 在一些实施例中，上述用于存储目标指令的存储阵列34可以采用静态存储阵列。该阵列宽度、深度，主要根据芯片面积和颗粒协议复杂程度具体情况进行设计。避免复杂的指令控制逻辑，可实现完全硬件控制的入栈操作，可以保证高速缓存操作，满足设计需求。
在指令有效窗口时间内(EN有效)，由CLK的沿采样进行触发(需留有足够的采样保持时间，例如利用CLK下降沿采样，或增加延时电路)，并完成触发计数。触发计数方式受控于上述的第一控制单元。
[0125] 存储阵列34中指令的输出，可以按照上述任一方式进行输出。如，第一种仅有在RESET信号为低时，实现存储阵列34中指令顺序出栈，经串口输出；第二种可以通过标准随机存储器100上的NC信号，在随机存储器100正常工作过程中，同步实现存储阵列34中的指令的串行输出；第三种，是利用MPR寄存器的保留位，通过开启协议分析功能后，以读取MPR的方式，获取指令内容。第四种，类似MPC的方式实现。
[0126] 综上所述，本申请的随机存储器100内部设置独立的指令处理电路30，指令处理电路30被配置为在随机存储器100内部对译码后的指令进行捕获，并在随机存储器100耦接协议分析仪时，随机存储器100将被捕获的指令发送至协议分析仪进行协议分析。一方面，在随机存储器100内部捕获相应的指令，能够不受总线速度限制，不干扰信号完整性，解决协议分析仪无法分析高速协议的限制问题；另一方面解决了示波器通道不足，对高速信号有干扰、可能因干扰无法启动的限制，减少对主控端协议开放性的依赖，进而提高随机存储器100的协议分析效率。
[0127] 在本申请所提供的几个实施方式中，应该理解到，所揭露的方法以及设备，可以通过其它的方式实现。例如，以上所描述的设备实施方式仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。
[0128] 上述其他实施方式中的集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本申请各个实施方式所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read‑Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
[0129] 以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
