[0001] 本实用新型涉及毫米波雷达技术领域，具体而言，涉及一种基于ZYNQ_FPGA的车载毫米波雷达处理系统。

[0002] 目前，毫米波雷达多采用单个射频芯片解决方案，虽说采用单射频芯片可以基本满足现有绝大多数主机厂的需求，但是由于有限的通道数造成雷达信号精度较低，无法满足不断发展市场需求，因而多片射频芯片级联方案得到国内外各大雷达厂商的重视。然而，多片级联带来的不仅仅是雷达信号精度的提高，同时也提高了雷达系统数据处理复杂程度。

[0003] 当前行业中主要有两种解决方案：(1)在多片级联的方案中采用多片低性能FPGA+一片DSP架构进行设计。该方案的缺点在于：对数据同步设计要求较高，设计较难，而且综合成本不低于直接选择一款高性能的FPGA。(2)选择一片高性能的FPGA替换DSP以提高性能,如ZYNQ。该方案的缺点在于：直接选用一款带ARM核的高性能FPGA(ZYNQ)，由于技术还未成熟，其数据主要还是在ARM核内进行处理，并未根据FPGA内部资源对不同算法进行实际的优化，使得整体处理时延不低于使用DSP的方案，浪费了高性能FPGA高速处理数据能力。实用新型内容

[0004] 本实用新型的目的在于提供一种基于ZYNQ_FPGA的车载毫米波雷达处理系统，极大的降低了数据处理的延时，适应车载雷达发展的未来需求。

[0005] 为解决上述技术问题，本实用新型采用的技术方案是：一种基于ZYNQ_FPGA的车载毫米波雷达处理系统，包括FPGA系统、以太网芯片、存储芯片和多个射频芯片，所述FPGA系统包括相互连接的PS器件和PL器件，所述PS器件用于向PL器件中各模块下发指令，以及对采集数据进行计算处理，所述PL器件用于配置射频芯片的波形数据，以及采集射频芯片数据，进行解码、转换后发送至PS器件，所述PS器件与以太网芯片和存储芯片相连，所述以太网芯片用于与上位机进行数据传输，所述存储芯片用于存储软件程序、采集数据和计算后的数据，所述PL器件与多个射频芯片相连，所述射频芯片用于接收和发射波形数据。

[0006] 作为优选方案，所述PS器件包括测距模块、测速模块、测角模块、CFAR模块、以太网传输模块、指令控制模块和DDR存储模块；所述测距模块用于根据采集数据进行距离计算；所述测速模块用于根据采集数据进行速度计算；所述测角模块用于根据采集数据进行角度计算；所述CFAR模块用于对经PL器件处理后的数据进行筛选，保留有效数据作为数据源；所述以太网传输模块与以太网芯片相连，用于将数据传输至以太网芯片进行通信；所述指令控制模块用于向PL器件中各模块下发指令；所述DDR存储模块与存储芯片相连，用于将软件程序、采集数据和计算后的数据存储至所述存储芯片。

[0007] 作为优选方案，所述PL器件包括数据采集模块、数据解码模块、FIFO缓存模块、第一DMA传输模块、第二DMA传输模块、第三DMA传输模块、1D_FFT处理模块、2D_FFT处理模块和雷达配置SPI模块；所述数据采集模块与多个射频芯片相连，用于采集多个射频芯片的数据，并将串行数据转换为并行数据；所述数据解码模块用于对采集后的并行数据进行解析，获得对应通道的实部虚部；所述FIFO缓存模块用于接收对应通道的实部虚部，进行缓存；所述第一DMA传输模块用于进行FIFO缓存模块和PS器件之间的数据传输；所述第二DMA传输模块用于进行1D_FFT处理模块和PS器件之间的数据传输；所述第三DMA传输模块用于进行2D_FFT处理模块和PS器件之间的数据传输；所述1D_FFT处理模块用于对数据进行FFT计算；所述2D_FFT处理模块用于对数据进行2维FFT处理；所述雷达配置SPI模块用于对射频芯片进行波形数据配置。

[0008] 作为优选方案，所述雷达配置SPI模块通过SPI接口与多个射频芯片相连，所述数据采集模块通过GPIO接口与多个射频芯片相连。

[0009] 作为优选方案，所述PS器件和PL器件通过AXIS协议进行内部通信。

[0010] 作为优选方案，所述射频芯片的型号为ADT3102，所述以太网芯片的型号为KSZ9031RNX，所述存储芯片的型号为MT41K256M16TW‑107。

[0011] 与现有技术相比，本实用新型的有益效果包括：本申请通过对FPGA系统架构进行重新编排组合，采用多个DMA传输模块，达到数据边采集边计算的目的，能够实时计算FFT数据，而且采用PL器件的FFT_IP核，降低了FFT算法延时。本发明在同等规模的数据量前提下，极大的降低了数据处理的延时，适应车载雷达发展的未来需求。

[0015] 容易理解，根据本实用新型的技术方案，在不变更本实用新型实质精神下，本领域的一般技术人员可以提出可相互替换的多种结构方式以及实现方式。因此，以下具体实施方式以及附图仅是对本实用新型的技术方案的示例性说明，而不应当视为本实用新型的全部或者视为对本实用新型技术方案的限定或限制。

[0016] 根据本实用新型的一实施方式结合图1示出。一种基于ZYNQ_FPGA的车载毫米波雷达处理系统，包括FPGA系统、以太网芯片、存储芯片和多个射频芯片，该FPGA系统包括相互连接的PS器件和PL器件，PS器件和PL器件通过AXIS协议进行内部通信。该射频芯片的型号为ADT3102，以太网芯片的型号为KSZ9031RNX，该存储芯片为DDR3，具体型号为MT41K256M16TW‑107。

[0017] 应理解，该ADT3102型射频芯片具备低功耗、低成本，高集成度的特点，单颗芯片集成了2个发射通道、2个接收通道，有高度可配置的调频连续波(FMCW)波形发生器，还集成了四路20MHz采样率的模数转换器(ADC)对四路IQ中频信号进行采样。同时，还集成了数字信号处理单元(DSP)电路和微处理器(MCU)。

[0018] 其中，上述PS器件用于向PL器件中各模块下发指令，以及对采集数据进行计算处理；PL器件用于配置射频芯片的波形数据，以及采集射频芯片数据，进行解码、转换后发送至PS器件；PS器件与以太网芯片和存储芯片相连，以太网芯片用于与上位机进行数据传输，存储芯片用于存储软件程序、采集数据和计算后的数据；PL器件与多个射频芯片相连，射频芯片用于接收和发射波形数据。

[0019] 本实施例中，上述PS器件包括测距模块22、测速模块23、测角模块24、CFAR模块25、以太网传输模块26、指令控制模块27和DDR存储模块28。

[0020] 具体的，上述测距模块22用于根据采集数据进行距离计算；测速模块23用于根据采集数据进行速度计算；测角模块24用于根据采集数据进行角度计算；CFAR模块25用于对经PL器件处理后的数据进行筛选，保留有效数据作为数据源；以太网传输模块26与以太网芯片相连，用于将数据传输至以太网芯片进行通信；指令控制模块27用于向PL器件中各模块下发指令，达到系统内部所有模块统筹协调的功能；DDR存储模块28与存储芯片相连，用于将软件程序、采集数据和计算后的数据存储至存储芯片。

[0021] 应理解，CFAR(恒虚警检测)技术是指雷达系统在保持虚警概率恒定条件下对接收机输出的信号与噪声作判别以确定目标信号是否存在的技术。

[0022] 本实施例中，上述PL器件包括数据采集模块11、数据解码模块12、FIFO缓存模块13、第一DMA传输模块14、第二DMA传输模块15、第三DMA传输模块16、1D_FFT处理模块17、2D_FFT处理模块18和雷达配置SPI模块19。

[0023] 具体的，上述数据采集模块11通过GPIO接口与多个射频芯片相连，用于采集多个射频芯片的数据，并将串行数据转换为并行数据；数据解码模块12用于对采集后的并行数据进行解析，获得对应通道的实部虚部；FIFO缓存模块13用于接收对应通道的实部虚部，进行缓存；第一DMA传输模块14用于进行FIFO缓存模块和PS器件之间的数据传输；第二DMA传输模块15用于进行1D_FFT处理模块和PS器件之间的数据传输；第三DMA传输模块16用于进行2D_FFT处理模块和PS器件之间的数据传输；1D_FFT处理模块17用于对数据进行FFT计算；2D_FFT处理模块18用于对数据进行2维FFT处理；雷达配置SPI模块19通过SPI接口与多个射频芯片相连，用于对射频芯片进行波形数据配置。

[0024] 需要说明的是，对于FPGA系统、射频芯片以及系统内部各模块之间的数据处理程序可采用赛灵思厂家提供的现有算法实现。该程序可以在赛灵思文档门户网站(https://docs.xilinx.com/home)上搜索，即可查询到对应模块的文档资料。例如：输入PG085可查询到FIFO缓存模块的程序文档，输入PG150查询到DMA传输模块的程序文档，输入PG153可查询到FFT处理模块的程序文档，输入PG109可查询到SPI模块的程序文档，输入PG201可查询到PS器件的程序文档。

[0025] 上述现有程序在运行后，对FPGA系统、射频芯片以及系统内部各变量进行初始化，等待初始化完成后，根据设计配置射频芯片，定义chirp_cnt数和数据点数data_cnt，主系统进入上电初始化状态，PS器件通过指令控制模块27告知数据采集模块11各类初始化信号，如DMA初始化完成信号、DMA工作状态信号、帧数据缓存信号等，并进入到数据采集状态。在数据采集状态下，首先拉高帧缓存信号，等待PL器件原始数据FIFO缓存完成信号，完成信号触发，数据通过DMA传输模块传输到DDR存储器模块28空间中同时拉低DMA工作状态信号，暂停数据采集模块11的数据采集，必须等DMA工作状态信号重新拉高才能继续采集数据，并对每次DMA传输进行计数，在DMA传输次数满足2次后开启1D_FFT处理模块17，将原始数据按照data_cnt进行传输到1D_FFT处理模块17进行FFT计算，在DMA传输次数满足chirp_cnt数时，进入到禁止数据采集状态。状态机进入到禁止数据采集状态时，首先需要拉低帧缓存信号，禁止数据采集模块11继续采集数据，以确保算法处理的数据是同一帧数据，并等待1D_FFT数据处理完成信号，当1D_FFT数据处理完成信号触发时，关闭1D_FFT处理模块17，状态机进入到数据转置状态；状态机进入到数据转置状态下时，启动数据转置功能，将1D_FFT处理后的数据进行行列变化，等待转置完成触发后，关闭数据转置功能，并开启2D_FFT处理模块18，同时状态机进入到数据采集状态，重复操作。

[0026] 综上所述，本实用新型的有益效果包括：通过对FPGA系统架构进行重新编排组合，采用多个DMA传输模块，达到数据边采集边计算的目的，能够实时计算FFT数据，而且采用PL器件的FFT_IP核，降低了FFT算法延时。本发明在同等规模的数据量前提下，极大的降低了数据处理的延时，适应车载雷达发展的未来需求。

[0027] 本实用新型的技术范围不仅仅局限于上述说明中的内容，本领域技术人员可以在不脱离本实用新型技术思想的前提下，对上述实施例进行多种变形和修改，而这些变形和修改均应当属于本实用新型的保护范围内。