[0001] 本发明涉及集成电路领域，尤其涉及一种高速时钟数据驱动电路。

[0002] 目前常用的时钟数据驱动电路多采用电流模即CML形式实现。以N型CML驱动器为例，差分信号输入到一对NMOS管，NMOS管的漏极通过电阻接电源，源极通过两个电流源接地。输入差分信号通过开关NMOS管控制尾电流流过电阻，从而形成差分输出信号。

[0003] 为了节省功耗，常规的CML结构驱动器设计时倾向于增大负载电阻值，减小尾电流。但由于较大的电阻值会由于MOS管及其他寄生电容造成较大的RC频率衰减，从而降低整个驱动电路的带宽。因此，再低功耗应用时，CML结构的驱动电路带宽会受到限制。

[0004] 目前部分设计中会采用基于电感的扩频方法，增加电路带宽，但传统CMOS工艺中电感往往占用面积大，引起芯片成本增大。

[0013] 下面结合附图和具体实施例对本发明的技术方案做进一步详细描述。

[0014] 参见图1，本发明的具体实施例的结构包括NMOS开关管M1和NMOS开关管M2，NMOS开关管M1的源极通过电流源I1接地，NMOS开关管M2的源极通过电流源I2接地，NMOS开关管M1的漏极通过负载电阻RL1接NMOS管M3的源极，NMOS开关管M2的漏极通过负载电阻RL2接NMOS管M4的源极，NMOS管M3的漏极和NMOS管M4的漏极分别接入电源VDD，NMOS开关管M1的源极和NMOS开关管M2的源极之间串联有电阻Rs和电容Cs，电阻Rs与电容Cs并联，NMOS管M3的栅极和NMOS管M4的栅极与电源VDD之间分别串联有电阻Ru。

[0015] 本发明具体应用时，输入差分信号Inp/n控制NMOS开关管M1或NMOS开关管M2的开启和关断，NMOS开关管M1和NMOS开关管M2的源极分别连接电流源I1和I2，同时，在两差分源极引入源极串联电阻Rs和电容Cs。电阻Rs和电容Cs在电路传输函数中引入一个零点，能够抬升在对应频率下的电路频率相应。在电源VDD与负载电阻RL之间，串联插入两个栅极串联电阻Ru的NMOS管M3和NMOS管M4。串联电阻Ru的NMOS管也在电路中引入了一个零点，亦能抬升在对应频率下的电路频率响应。

[0016] 通过合理设置电阻R s、电容Cs、两个电流源I、两个电阻Ru以及4个NMOS管的尺寸值，能够将零点放置在合理的频率点，使得电阻Rs和电容Cs以及NMOS管M3或NMOS管M4和电阻Ru形成的零点形成不同的分布，形成二阶补偿效应。

[0017] 本发明的电路能够提供更好的高频补偿频率相应，通过合理设置两个零点的位置，能够适应不同形态的信道衰减，从而提升电路整体的高频工作特性，提高整体工作频率。

[0018] 最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细地说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。