[0001] 本发明属于数据采集、数据处理及传输领域，具体涉及一种微弱信号多通道同步采集系统。

[0002] 数据采集是获取信息的重要途径，多通道同步采集可以避免非同步AD采集系统对每一路模拟信号采集的等待时间,解决数据采集中通道间相位一致性差、数据无法对齐等情况，提高了系统的同步性和实时性。在信息技术领域，随着技术发展逐渐呈现出速度快、带宽大的特点，多通道同步数据采集技术已然成了关键技术之一。

[0003] 微弱信号是指深埋在背景噪声中的极其微弱的有用信号，如在声信号、电信号中幅值极小、信噪比较小，难以被发现、监测到的微小信号。微弱信号的检测就是将淹没在强背景噪声中的微弱信号，通过信号处理，或者噪声抑制，以便于从噪声中提取微弱信号。

[0004] 目前，针对微弱信号采集的系统设计已有一定的技术积累，但是缺乏通用性与拓展性，且在采集分辨率上也尚有不足之处，无法实现高精度的数据采集。

[0030] 为了对本发明的技术特征、目的和效果有更加清楚地理解，现对照附图详细说明本发明的具体实施方式。所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。具体实施方式中未注明具体条件者，按照常规条件或制造商建议的条件进行。

[0031] 下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。在本公开使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本公开。

[0032] 本发明的一种微弱信号多通道同步采集系统，包括：用于采集原始微弱信号源数据的传感器，用于将采集到的上述微弱信号源数据进行放大和滤波预处理的信号调理模块，以及多通道同步采集模块、FPGA核心模块、电源管理模块和上位机；上述传感器、信号调理模块、多通道同步采集模块、FPGA核心模块和上位机依次电性连接；上述电源管理模块分别与上述信号调理模块、多通道同步采集模块和FPGA核心模块电性连接；
其中，上述信号调理模块包括依次电性连接的单端转差分电路、程控放大电路、程控低通滤波电路、模数转换器ADC、数字信号处理模块DSP、数模转换器DAC；上述传感器为多路传感器，上述传感器采集的原始微弱信号包括物理信号和化学信号；
上述微弱信号源数据依次经过上述单端转差分电路、程控放大电路和程控低通滤波器进行初步调理得到第一信号，上述第一信号进入上述模数转换器ADC被转换为数字信号；
上述数字信号处理模块DSP根据自身设定的参数对实时输入的上述数字信号进行滤波、增益调节和频谱分析操作得到第二信号，上述第二信号通过上述数模转换器DAC转换为模拟信号，得到目标电信号源数据；
上述多通道同步采集模块对上述目标电信号源数据进行采集得到目标数字信号源数据，并将上述目标数字信号源数据传递给上述FPGA核心模块进行滤波和降采样处理得到目标数字信号数据，再将上述目标数字信号数据传递给上位机进行显示。

[0033] 本发明中，一般情况下，上述数字信号处理模块DSP自身设定的参数包括：截止频率设置为550Hz的低通滤波器，频率范围90–310Hz的带通滤波器，动态增益范围为0–60dB，增益调整步长为1dB，目标幅度接近ADC满量程2.4V，FFT频谱分析点数为1024，汉宁窗函数频谱刷新率为10Hz，滤波阶数为10，温漂补偿系数0.001V/°C。

[0034] 本发明中，上述传感器获取原始数据。上述信号调理模块用于与上述传感器连接，上述信号调理模块的主要功能是将上述传感器采集到的微弱信号源数据进行放大和滤波预处理，将微弱信号幅值调理到多通道同步采集模块输入的电压范围内，并且对噪声进行抑制，提高微弱信号的质量，便于多通道同步采集模块采集；上述多通道同步采集模块进行多通道同步采集，将上述信号调理模块输出的模拟信号转换为数字信号，便于FPGA对数据进行处理和传输。

[0035] 本发明中，上述信号调理模块中的各个电路功能如下：上述单端转差分电路，将单端输入信号转换为差分信号，以降低共模噪声，为后续放大和滤波提供更纯净的差分信号；
上述程控放大电路，对信号进行初步放大，并提供动态增益调整，以适应输入信号的动态范围；
上述程控低通滤波电路，用于滤除高频噪声，保留信号中的低频成分；上述程控低通滤波电路中的滤波器的截止频率可以程控，以适应不同信号频率要求，使目标频率范围的信号成分更为突出；
上述模数转换器ADC，将模拟信号转换为数字信号，以便于上述数字信号处理模块DSP模块进行处理；
上述数字信号处理模块DSP用于对数据进行预处理，预处理包括：滤波器滤波、增益调节、频谱分析、自适应信号处理和数据校正与补偿。

[0036] 其中，滤波器滤波：可以实现各种数字滤波（如低通、带通、带阻、自适应滤波等）以进一步抑制噪声；其中，增益调节：可以在数字域内调整信号增益，根据需求对不同频段的信号进行分级放大；
其中，频谱分析：通过快速傅里叶变换（FFT）等算法，对信号的频谱成分进行实时分析，帮助检测特定频率或信号特性；
其中，自适应信号处理：可以根据输入信号的变化情况动态调整滤波器参数或增益，使系统在各种环境下都能达到最佳信噪比；
其中，数据校正与补偿：通过校正算法补偿温漂、偏移等因素，提高测量精度和长期稳定性；
上述数模转换器DAC，将上述数字信号处理模块DSP处理后的数字信号转换恢复为模拟信号，便于后级系统采样。

[0037] 在一些实施方式中，上述FPGA核心模块包括如下七个模块：BUS_MUX多路复用、参数管理、采样控制、时钟管理、数据存储、上电自检和交互通信；上述采样控制连接上述多通道同步采集模块，上述参数管理连接上述采样控制，上述BUS_MUX多路复用分别与上述采样控制、数据存储、上电自检和交互通信连接，上述时钟管理分别与上述采样控制、数据存储、BUS_MUX多路复用和交互通信连接，上述交互通信还连接于上述上位机。

[0038] 本发明中，上述FPGA核心模块控制整个微弱信号多通道同步采集系统中的各个模块，同时对数据进行滤波、降采样处理，并将处理好的目标数据传输给上位机；上位机模块实现了软件上位机显示，将目标数据可视化；电源管理模块用于控制整个微弱信号多通道同步采集系统中的所有模块的电源。

[0039] 本发明中，上述BUS_MUX多路复用模块用于上述FPGA核心模块的内部各模块之间的管理，确保不同模块间的数据和控制信号能够合理共享和切换，提供模块间高效的资源分配；上述参数管理模块用于管理上述FPGA核心模块的内部各模块的参数，如采样通道数、采样率、数据格式、数据位宽以及系统启动模式，并支持动态配置和更新，提升系统灵活性；
上述采样控制用于控制前级多通道同步采集模块，处理采集到的数据信息，根据参数配置信息将数据进行组包；
在一些实施方式中，上述单端转差分电路中采用AD8138芯片，上述程控放大电路中采用PGA281芯片，上述程控低通滤波电路中采用LTC1068芯片；模数转换器ADC中采用第一芯片，上述第一芯片为AD7606芯片；数字信号处理模块DSP中采用TMS320C6748芯片；数模转换器DAC中采用AD5781芯片；
在一些实施方式中，上述多通道同步采集模块使用的第二芯片进行同步采集，每个上述通道均配有用于确保各通道同步采样的采样保持电路；上述第二芯片为AD7606芯片。

[0040] 在一些实施方式中，上述采样控制采用第三芯片，上述第三芯片为AD7606芯片；上述数据存储的数据通过EEPROM进行存储；，上述上电自检在系统上电时执行自检程序，检查主要功能模块的初始化状态。

[0041] 在一些实施方式中，上述第一芯片、第二芯片和第三芯片均具备支持分辨率为16bit的8个通道同步采集功能，且具有并行接口、高速串行接口、并行字节接口三种接口。

[0042] 在一些实施方式中，上述时钟管理通过CONVST脉冲信号控制上述多通道同步采样模块的时钟同步管理；上述时钟管理通过CONVST脉冲信号对上述FPGA核心模块中与上述时钟管理直接相连的不同模块之间数据传输进行跨时钟域管理；
上述CONVST脉冲信号为通过上述采样控制处理生成 CONVST_A信号和CONVST_B 信号；
上述跨时钟域包括总线时钟域、ADC采集时钟域、EEPROM存储时钟域和交互通信时钟域；
上述总线时钟域，由上述BUS_MUX 多路复用实现各模块之间的数据交互，提供统一的数据路由服务；
上述ADC采集时钟域用于上述采样控制，负责生成触发 ADC采样事件的控制信号；
上述EEPROM存储时钟域用于为上述数据存储提供独立的时钟，支持数据采集完成后的跨时钟域存储；
上述交互通信时钟域用于上述交互通信，为数据读取和传输提供接口。

[0043] 本发明中，时钟管理负责整个微弱信号多通道同步采集系统中的同步时钟管理，包括时钟分频、相位校正和抖动控制等功能，确保系统模块间时钟同步和跨时钟域数据传输的稳定性。

[0044] 本发明中，上电自检在整个微弱信号多通道同步采集系统上电时执行一系列自检程序，检查主要功能模块的初始化状态，确保系统在稳定状态下运行。

[0045] 在一些实施方式中，上述交互通信为双通道并行结构，上述双通道为支持低速通信的UART数据传输路径和支持高速通信的Ethernet数据传输路径。

[0046] 本发明中，交互通信模块用于连接外部通信硬件，如UART、Ethernet等接口，提供整个微弱信号多通道同步采集系统的数据的上传和控制命令接收功能，支持多种通信协议以适应不同应用需求；双通道并行结构，分别对应UART和Ethernet传输路径，用以保障每个通道独立的数据缓存与处理；通信模式选择控制逻辑，通过系统参数配置来选择或切换通信模式，确保不同模式的无缝衔接；时钟配置，用于统一时钟源并管理不同时钟域间的数据传输，以保证系统的稳定性和传输的准确性。

[0047] 在一些实施方式中，上述上位机采用LabVIEW软件进行数据处理和可视化显示，上述上位机的主程序流程采用中断触发的数据接收机制。

[0048] 本发明中，LabVIEW软件能够提供友好的图形化界面，便于实时监测采集到的多通道同步数据，并支持数据的实时处理、分析和存储；上述上位机还可根据需求生成数据报告、波形显示和频谱分析，用户可以通过调整参数来动态观察不同通道的数据变化，提升系统的易用性和交互性。

[0049] 本发明中，上述电源管理模块为整个微弱信号多通道同步采集系统提供稳定可靠的电源；上述电源管理模块可根据不同模块的电源需求，分配适当的电压和电流，确保系统稳定运行；上述电源管理模块还具有过流保护、过压保护和温度监控功能，以防止因电源异常导致的系统故障；上述电源管理电源管理模块可实现动态电源控制，根据系统工作状态自动调节功耗，有效延长系统寿命并提升能源效率。

[0050] 在一些实施方式中，所述上电自检使用有限状态机FSM控制整个自检过程。

[0051] 下面结合具体的实施例对本发明做进一步的详细说明。

[0052] 实施例1：如图1所示，本发明的一种微弱信号多通道同步采集系统100，包括：用于采集原始微弱信号源数据的传感器110，用于将采集到的微弱信号源数据进行放大和滤波预处理的信号调理模块120，以及多通道同步采集模块130、FPGA核心模块140、电源管理模块160和上位机150。

[0053] 传感器110、信号调理模块120、多通道同步采集模块130、FPGA核心模块140和上位机150依次电性连接；电源管理模块160分别与信号调理模块120、多通道同步采集模块130和FPGA核心模块140电性连接。

[0054] 其中，信号调理模块120包括依次电性连接的单端转差分电路、程控放大电路、程控低通滤波电路、模数转换器ADC、数字信号处理模块DSP、数模转换器DAC；传感器110为多路传感器，传感器110采集的原始微弱信号包括物理信号或化学信号，例如：声信号、光信号、磁信号。

[0055] 电源管理模块160涉及FPGA核心模块140的内部逻辑电路供电、I/O供电、ADC供电以及信号调理辅助模块供电。

[0056] 如图2所示，微弱信号源数据为参数电信号源数据D210，参数电信号源数据D210依次经过单端转差分电路、程控放大电路和程控低通滤波器进行初步调理得到第一信号，第一信号进入模数转换器ADC被转换为数字信号；数字信号处理模块DSP采用低通滤波器和带通滤波器结合的信号处理方式，低通滤波器的截止频率设置为550Hz，带通滤波器的频率范围设置为90–310Hz，动态增益范围为0–60dB，增益调整步长为1dB，目标幅度接近ADC满量程2.4V，支持FFT频谱分析，点数为1024，采用汉宁窗函数，频谱刷新率为10Hz，自适应信号处理基于LMS算法，滤波阶数为10阶，包含温漂补偿系数0.001V/°C和偏移补偿功能对实时输入的数字信号进行滤波、增益调节和频谱分析操作得到第二信号，第二信号通过数模转换器DAC转换为模拟信号，得到目标电信号源数据D220。

[0057] 多通道同步采集模块130对目标电信号源数据D220进行采集得到目标数字信号源数据D230，并将目标数字信号源数据D230传递给FPGA核心模块140进行滤波和降采样处理得到目标数字信号数据D240，再将目标数字信号数据D240传递给上位机150进行显示。

[0058] 如图1和图5所示，FPGA核心模块140包括如下七个模块：BUS_MUX多路复用370、参数管理320、采样控制310、时钟管理350、数据存储330、上电自检340和交互通信360；采样控制连接多通道同步采集模块130，参数管理连接采样控制，BUS_MUX多路复用分别与采样控制、数据存储、上电自检和交互通信连接，时钟管理分别与采样控制、数据存储、BUS_MUX多路复用和交互通信连接，交互通信还连接于上位机150。

[0059] 本实施例1中，单端转差分电路中采用AD8138芯片，程控放大电路中采用PGA281芯片，程控低通滤波电路中采用LTC1068芯片；模数转换器ADC中采用第一芯片，第一芯片为AD7606芯片；数字信号处理模块DSP中采用TMS320C6748芯片，数模转换器DAC中采用AD5781芯片。

[0060] 多通道同步采集模块130使用的第二芯片进行同步采集，每个通道均配有用于确保各通道同步采样的采样保持电路；第二芯片为AD7606芯片。

[0061] 采样控制采用第三芯片，第三芯片为AD7606芯片；数据存储的数据通过EEPROM进行存储；上电自检在系统上电时执行自检程序，检查主要功能模块的初始化状态。

[0062] 第一芯片、第二芯片和第三芯片均具备支持分辨率为16bit的8个通道同步采集功能，且具有并行接口、高速串行接口、并行字节接口三种接口。

[0063] 时钟管理模块负责产生基础时钟信号和用于控制采样的 CONVST 脉冲信号，保证多通道采样的同步性。CONVST 脉冲信号的CONVST_A 信号和 CONVST_B 信号，用于分别控制通道 1‑4 和通道 5‑8 的采样触发，进而实现多通道采样模块的同步控制；时钟管理通过产生CONVST脉冲信号对FPGA核心模块140中与其直接相连的不同模块之间数据传输时进行跨时钟域管理；
跨时钟域包括总线时钟域、ADC采集时钟域、EEPROM存储时钟域和交互通信时钟域：
总线时钟域：提供统一的数据路由服务，由 BUS_MUX 多路复用模块实现各模块之间的数据交互。通过跨时钟域的同步机制，协调不同时钟域的数据传输，确保系统内模块间通信的稳定性和一致性；
ADC采集时钟域：用于采样控制，负责生成触发 ADC采样事件的控制信号（如 CONVST_A/B），并通过跨时钟域信号控制机制，将采集到的采样数据从 ADC模块传递到主数据处理模块。此时钟域强调高速、精确的触发与数据采集同步；
EEPROM存储时钟域：为数据存储提供独立的时钟，支持数据采集完成后的跨时钟域存储。该域通过同步机制实现数据的稳定写入和读取，能够处理来自不同采样模块或通信模块的数据，确保数据完整性和存取效率；
交互通信时钟域：用于交互通信，为数据读取和传输提供接口。通过从存储模块或采样模块读取数据，跨时钟域传输到UART或以太网等通信接口，满足系统内不同通信速率和协议的需求。

[0064] 通过FPGA核心模块生成的脉冲信号控制实现了高效的时序控制，确保数据的一致性，避免了因时间延迟而导致的相位错位问题。AD7606芯片具有高精度和高采样速率，能够满足高性能数据采集的需求，一个AD7606芯片就能够完成8个通道的采样，减少了电路板上的组件数量和复杂度，降低了系统的成本与功耗。

[0065] 如图5所示，交互通信为双通道并行结构380，双通道为支持低速通信的UART数据传输路径和支持高速通信的Ethernet数据传输路径。

[0066] 上位机150采用LabVIEW软件进行数据处理和可视化显示，上位机150的主程序流程采用中断触发的数据接收机制。

[0067] 如图3所示，为多通道同步采集模块130同步多通道采样实施流程图，多通道同步采集模块130配置有ADC转换模式T420，多通道同步采集模块130连接FPGA核心模块140生成精确的CONVST信号T410，确保每次采样在同一时刻开始。其中，多通道同步采集模块130的连接CONVST信号T410通过对FPGA核心模块140的CONVST_A和CONVST_B两个引脚施加同步脉冲信号，可以同时启动所有通道的采样；配置ADC转换模式T420，在高频率采集需求下，设置多通道同步采集模块130的AD7606为连续采样模式，通过频率较高的CONVST脉冲保持采样的稳定性；
读取数据T430为在接收到FPGA核心模块140采样控制CONVST信号后，多通道同步采集模块130的AD7606会进入采样并保持模式，通过采样控制模块触发完成对8个通道的数据采集，并将采集数据锁存到FPGA核心模块140内部EEPROM寄存器中；当BUS_MUX多路复用的BUSY引脚变为低电平时，表示AD7606内部的模数转换完成，可以通过其并行或串行接口读取数据。此时，AD7606的8通道的采样数据已经被锁定为同步数据，确保多通道数据在同一时刻采集；
输出数据T440为为多通道同步采集模块130完成数据采集后通过选择合适的接口将数据输出到FPGA中。

[0068] 如图4所示，本实施例1中，信号调理模块120中，单端转差分电路采用低失真的差分驱动器AD8138 210。程控放大电路采用PGA281 220实现程控放大功能，程控放大电路采用可变增益放大器AD8367 230实现自动增益控制。程控放大电路的功能是无论输入信号的强度如何变化，保持输出信号的幅度在一个稳定的范围内，从而避免信号过弱或过强引起的失真或噪声。程控低通滤波电路采用LTC1068 240实现低通滤波功能，滤除高频噪声，保留信号中的低频成分。模数转换器ADC采用AD7606 250将模拟信号转换为数字信号，以便于后续模块进行处理。数字信号处理模块DSP采用TMS320C6748 260对数字信号进行处理，进一步抑制噪声，根据需求对信号进行分级放大。数模转换器DAC采用高精度的数模转换器AD5781 270将处理后的数字信号恢复成模拟信号便于后级系统进行采集。

[0069] 与现有技术相比，本实施例1通过可变增益放大器AD8367 230使源数据的输入更具有一般性TMS320C6748 260 的高性能DSP架构、硬件加速、丰富的接口和优化的算法支持，对微弱信号的采集、实时处理和特征提取方面具有显著优势，提高了系统的采样能力及质量。

[0070] 如图5所示，本实施例1中，FPGA核心模块140包括如下七个模块：BUS_MUX多路复用370、参数管理320、采样控制310、时钟管理350、数据存储330、上电自检340和交互通信360。

[0071] 采样控制310为AD7606采样控制，具有驱动控制，根据事先从参数管理320中读取的一系列参数对输入FPGA核心模块140的数据进行组包、数据缓存的功能。参数管理320实现采样通道数、波特率的管理，实现包头、数据、包尾的数据包格式管理，参数管理可增加系统的通用性与灵活性。数据存储330采用AT24C64驱动，实现EEPROM对处理数据以及配置参数的存储，便于断电后再次上电的资源读取。上电自检340可在系统上电启动时自动执行的自诊断过程，检查设备硬件的基本功能和可用性，以确保系统的基本组件正常工作。时钟管理350用于通过产生CONVST脉冲信号对多通道同步采样模块130进行同步时钟管理实现同步采集功能以及当数据在不同模块之间传输时候实现跨时钟域管理确保数据传输安全，涉及总线时钟域、ADC采集时钟域、EEPROM存储时钟域、交互通信时钟域的管理。

[0072] 如图5所示，交互通信360设置有双通道并行结构380、通信模式选择控制390、时钟配置300。双通道并行结构380实现了同时支持低速通信的UART和高速通信的Ethernet数据传输的设计，可根据不同的需求以及使用环境选择不同的数据传输接口；双通道并行结构380的设计分别对应UART和Ethernet传输路径允许每个通道独立缓存与处理数据，以保障通信的独立性和高效性。通信模式选择控制390的设计，可通过系统参数配置来选择或切换通信模式，确保不同模式的无缝衔接。时钟配置300的设计，用于统一内部时钟源并管理不同时钟域间的数据传输，以保证系统的稳定性和传输的准确性。

[0073] BUS_MUX多路复用370实现信号选择、总线共享，在各模块之间实现互联互通的同时减少线路数量，优化资源利用，提升系统灵活性。

[0074] 上电自检340增强了系统使用过程中的可靠性。

[0075] 参数管理320允许系统使用过程中灵活控制各模块的参数，具体可根据实际需求进行配置。

[0076] 如图6所示，为本实施例1的上电自检340模块的上电自检流程图，上电自检340使用有限状态机FSM控制整个自检过程。当微弱信号多通道同步采集系统100上电或复位时，FSM进入自检状态U400，对微弱信号多通道同步采集系统100的各个模块进行逐步测试。FSM进入自检状态U400，依次进行时钟和复位信号检测U410、配置和初始化检测U420、模块自检U430、外设检测U440；然后，输出自检结果U450，自检结果U450若为1则各模块工作状态正常，结束自检；若为0，则返回。

[0077] 如图6所示，时钟和复位信号检测U410用于检查主时钟源和复位信号是否正常，确保各个模块的工作时钟稳定，可使用FPGA核心模块140的锁相环PLL模块对时钟信号进行监测和稳定性检测，通过内部计数器检查复位信号是否按期释放，以确保时序正确。配置和初始化检测U420用于检查FPGA的配置寄存器值，确认配置是否成功。模块自检U430用于对各模块的功能测试，本发明主要涉及参数管理、采样控制、通信接口以及数据存储的检测。外设检测U440用于通过输出已知信号并读取其返回值来检查转换功能；本发明中主要涉及对ADC的检测。自检结果U450若为1则各模块工作状态正常，结束自检；若为0，则返回。

[0078] 如图7所示，本实施例1的上位机150的主程序流程图，上位机150采用中断触发的数据接收机制。

[0079] 如图7所示，上位机150的主程序流程为：主程序进行初始化S310，包括设备初始化、界面初始化、数据缓存区分配和中断启用等；当接收到数据后，主程序从缓存区读取数据并进行数据处理、显示、存储S320，随后判断进程是否结束S330，若进程结束Y则对主程序进行初始化S310，否则是N判断中断指令S340；若执行中断Y，则进行数据缓存S360；否则是N进行文件保存S350，之后再次重复执行相同的操作。这种中断处理方式，允许系统根据当前进程的优先级及时响应，减少不必要的CPU负担，提高资源利用效率及响应速度。

[0080] 本发明是通过上述具体实施方式和实施例进行说明的，本领域技术人员应当明白，在不脱离本发明范围的情况下，还可以对本发明进行各种变换和等同替代。本发明说明书中未详细说明部分为本领域技术人员公知技术。另外，针对特定情形或具体情况，可以对本发明做各种修改，而不脱离本使用新型的范围。因此，本发明不局限于所公开的具体实施例，而应当包括落入本发明权利要求范围内的全部实施方式。