本发明提供一种检验半导体器件设计规则的测试结构及方法，测试结构包括：多组测试单元，每组测试单元包括依据不同设计规则设置的多个晶体管，多个晶体管中的若干个晶体管以栅端和漏端分别并联的方式形成一个或多个并联结构，其中，上一组测试单元与当前测试单元相比，上一组测试单元中的至少一个并联结构被拆分成两个或两个以上的并联子结构并被设置于当前组测试单元中。本发明可有效缩小测试结构所需占用的面积，以及缩短测试评估的时间，进而节省开发周期，降低开发成本。
