[0001] 本发明涉及半导体器件制造及测试领域，特别是涉及一种检验半导体器件设计规则的测试结构及方法。

[0002] 在逻辑技术集成电路设计及版图设计过程中，需要遵守设计规则(Design Rule)，为实现设计规则检查(Design rule check)及修改，需放置不同设计规则中的最小值结构(Sub‑rule)，作为相应设计规则的测试结构。现有技术中，通常使用单独结构监测不同设计规则中的最小值结构(Sub‑rule)，这种测试结构测试时间长，影响产品的开发周期，导致人力、机台和材料的浪费，而且，单独的测试结构需要单独的焊盘进行引出，导致整体的测试结构占用面积大，不利于充分利用版图面积。

[0003] 应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

[0049] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

[0050] 应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。

[0051] 针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。

[0052] 如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

[0053] 为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

[0054] 在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

[0055] 需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

[0056] 现有技术中，通常使用单独结构监测不同设计规则中的最小值结构(Sub‑rule)，这种测试结构测试时间长，影响产品的开发周期，导致人力、机台和材料的浪费，而且，单独的测试结构需要单独的焊盘进行引出，导致整体的测试结构占用面积大，不利于充分利用版图面积。

[0057] 如图1～图3所示，本申请提供一种检验半导体器件设计规则的测试结构，该测试结构包括：1组或2组以上的测试单元，每组测试单元包括依据不同设计规则设置的多个晶体管，多个晶体管中的若干个晶体管以栅端和漏端分别并联的方式形成一个或多个并联结构，其中，1组或2组以上的测试单元按顺序排布，当有2组以上的测试单元时，上一组测试单元与当前组测试单元相比，上一组测试单元中的至少一个并联结构被拆分成两个或两个以上的并联子结构并被设置于当前组测试单元中。

[0058] 在一个实施例中，多个并联的晶体管的栅端和漏端分别连接至相应的共用栅焊盘和共用漏焊盘以实现引出。

[0059] 在一个实施例中，对于同一组测试单元中的多个晶体管，该测试单元中的所有晶体管的源端和体端分别并联，优选地，并联后的源端和体端，可以通过共用源焊盘和共用体焊盘实现引出，以利于后续测试的连接。

[0060] 在一个实施例中，通过分割晶体管栅端和漏端的并联连线以实现并联结构的拆分。在一个具体示例中，拆分后的栅端和漏端分别连接到独立的共用栅焊盘和共用漏焊盘实现每个并联子结构的单独引出，以利于后续测试的连接。

[0061] 在一个实施例中，晶体管例如可以为金属‑氧化物半导体场效应晶体管(MOS)。

[0062] 在一个实施例中，测试结构的各组测试单元设置于晶圆的切割道区域，从而节省测试结构实际所占用的面积，提高晶圆面积的利用率。

[0063] 在一个实施例中，测试单元中，依据不同设计规则设置的多个晶体管的沟道宽度设置为互不相同，或/及多个晶体管的沟道长度设置为互不相同。优选地，晶圆上所用到的半导体器件的设计规则，均在该测试单元中设置有与该设计规则对应的晶体管，从而能通过测试单元同时测试到晶圆上所采用的全部设计规则进行设计的半导体器件。

[0064] 在一个实施例中，无论是对于1组或2组以上的测试单元，第一组测试单元的所有晶体管的栅端和漏端均分别并联以形成并联结构。

[0065] 图1～图3显示为检验半导体器件设计规则的测试结构的3组测试单元的结构示意图，下面以图1～图3为例对本申请的测试结构进行详细的描述。

[0066] 请参阅图1，图1所示结构为第一测试单元1，由图1可知，该第一测试单元1中设置有多个晶体管10，如图所示为5个晶体管10，5个晶体管10分别依据不同的设计规则进行设定，例如，5个晶体管10的沟道宽度互不相同。在该第一测试单元中，5个晶体管10的栅端112、漏端114、源端113和体端115均分别并联以形成并联结构11，并分别连接至共用的共用栅焊盘116、共用漏焊盘117、共用源焊盘118和共用体焊盘119以待后续测试连接。测试时，可以通过在共用栅焊盘116、共用漏焊盘117施加电压使5个晶体管同时开启并测试5个晶体管叠加后的电性参数，从而可以快速地初步判断5个晶体管对应的设计规则均为可用还是有部分晶体管对应的设计规则不可用。

[0067] 请参阅图2，图2所示结构为第二测试单元2，由图2可知，该第二测试单元2设置的晶体管与第一测试单元1相同，其中，5个晶体管被拆分为两个并联子结构，分别为包含2个晶体管的第一并联子结构21和包含3个晶体管的第二并联子结构22，第一并联子结构21并联的栅端通过第一共用子栅焊盘211引出，并联的漏端通过第一共用子漏焊盘212引出，第二并联子结构22并联的栅端通过第二共用子栅焊盘221引出，并联的漏端通过第二共用子漏焊盘222引出。

[0068] 请参阅图3，图3所示结构为第三测试单元3，由图2可知，该第三测试单元3设置的晶体管与第二测试单2元相同，其中，与第二测试单元2相比，其第二并联子结构被进一步拆分成两个并联子结构，分别为包含2个晶体管的第三并联子结构31和包含1个晶体管的第四并联子结构32，进一步地，第三并联子结构的栅端和漏端可以继续与第一并联子结构21通过共用的第三共用子栅焊盘311和第三共用子漏焊盘312引出，第四并联子结构的栅端和漏端则通过第四共用子栅焊盘331和第四共用子漏焊盘332引出。

[0069] 通过上述多组测试单元进行检验半导体器件设计规则的测试过程将在下述测试方法中详细展示。

[0070] 如图1～图4所示，其中，图4显示为本申请的检验半导体器件设计规则的测试方法的步骤流程示意图，本实施例一种检验半导体器件设计规则的测试方法，测试方法包括以下步骤：

[0071] 首先，提供如上实施例所述的检验半导体器件设计规则的测试结构；

[0072] 然后，如图1和图4所示，进行步骤S11，对第一组测试单元进行测试，第一组测试单元的所有晶体管的栅端和漏端均分别并联以形成并联结构，对并联的栅端和并联的漏端施加电压使各晶体管的沟道开启并进行第一次电性参数量测；

[0073] 然后，如图4所示，进行步骤S12，将第一次电性参数与设计值进行比较，判断第一次电性参数与设计值是否一致，若一致，则并联结构中的所有晶体管的设计规则均可用；若不一致，则表示至少存在一个异常晶体管使电性参数异常，则进行步骤S13；

[0074] 然后，如图2和图4所示，进行步骤S13，继续进行下一组测试单元测试；在该下一组测试单元中，第一组测试单元中的并联结构被拆分成两个并联子结构，两个并联子结构中的晶体管的栅端和漏端分别并联；

[0075] 然后，如图4所示，进行步骤S14，对两个并联子结构并联的栅端和并联的漏端施加电压使各晶体管的沟道开启并对两个并联子结构分别进行第二次电性参数量测；

[0076] 然后，如图4所示，进行步骤S15，第二次电性参数与设计值进行比较，判断第二次电性参数与设计值是否一致，若有其中一个并联子结构的电性参数一致，则该个并联子结构中的所有晶体管的设计规则均可用，则表示异常晶体管存在且仅存在于另一个并联子结构中，此时，进行步骤S16；若两个并联子结构的电性参数均不一致，表示两个并联子结构中均存在异常晶体管，则进行步骤S17；

[0077] 然后，如图4所示，当其中一个并联子结构的电性参数一致，进行步骤S16，依据步骤4)在下一组测试单元中对另一个并联子结构进行拆分并进行电性参数量测，直至找出电性参数不一致的异常晶体管；例如，如图2～图3所示，若测得异常晶体管存在于并联子结构22中时，继续对并联子结构22进行拆分，得到并联子结构31和并联子结构32，再对并联子结构31和并联子结构32分别进行电性参数测量，若并联子结构31的电性参数与设计值一致，则可判定并联子结构32中存在异常晶体管，而此时并联子结构32中仅包含1个晶体管，则可判定，该并联子结构32中的该晶体管为异常晶体管。

[0078] 或者，如图4所示，当两个并联子结构的电性参数均不一致，则进行步骤S17，依据步骤4)在下一组测试单元中同时对两个并联子结构进行拆分并进行电性参数量测，直至找出所有电性参数不一致的异常晶体管，该异常晶体管对应的设计规则为不可用。其中，找出所有电性参数不一致的异常晶体管的具体步骤，可采用上述步骤S16的方法进行，以找出所有电性参数不一致的异常晶体管。

[0079] 在上述实施例中，电性参数包含线性区漏极电流Idlin、饱和区漏极电流Idsat、关断电流Ioff、线性区阈值电压Vtlin、饱和区阈值电压Vtsat中的一种、多种或多种组成的函数。例如，在一个具体示例中，电性参数选用为饱和区漏极电流Idsat与饱和区阈值电压Vtsat的比值Idsat/Vtsat。

[0080] 进一步地，该测试方法还可以包括步骤：比较出异常晶体管与设计值不一致的电性参数，根据该不一致的电性参数对相应的设计规则进行调整，以最终使该设计规则可用。

[0081] 如上所述，本发明的检验半导体器件设计规则的测试结构及方法，具有以下有益效果：

[0082] 本发明通过多组具有不同连接规则的并联结构，相比于分立结构，本发明可同时实现多个晶体管器件的测量，且可实现快速测试并评估不同设计规则中的最小值结构(Sub‑rule)对器件特性的影响。同时，本发明通过共用的焊盘，可以有效缩小测试结构所需占用的面积。

[0083] 本发明的测试结构测试过程简单，根据测试结果，可快速对异常晶体管进行定位，准确判定影响器件特性的参数，进而根据异常晶体管的参数，对相应的设计规则进行调整。

[0084] 本发明可有效缩短测试评估的时间，进而节省开发周期，降低开发成本。

[0085] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。