[0001] 本申请涉及硅基OLED显示领域，尤其涉及一种基于硅基拼接显示驱动的显示器及其制造方法及驱动方法。

[0002] 微显示技术已经广泛应用于近眼显示终端产品上，包括Micro OLED，Micro LED，高分辨率LCD，硅基液晶(LCOS)和数字光处理(DLP)等。微显示芯片一般包括像素电路和外围驱动电路部分。像素电路是重复的像素电路阵列，用来驱动光学结构、显示图像；外围驱动电路包括行驱动电路、列驱动电路、存储电路(SRAM)、逻辑运算电路(logic)、模数/数模转换模块(ADC/DAC)、控制IO电路、电源管理模块等，用来处理、解析输入的视频信号，并输出到像素电路，使像素电路显示图像。现有的显示驱动方式从CRT时代的interlaced driving到LCD时代的progressive driving，刷新率从30帧、60帧、90帧、120帧、144帧到240帧，从LCD时代到AMOLED时代，所有的显示产品均采用逐行扫描，这个设计平衡了画质与成本，保证了量产性，但画质不尽理想。

[0003] 得益于硅基背板的工艺，目前Stack type CIS已率先实现了逐帧同时感光补获图像的驱动技术量产，而现行市面上的硅基OLED显示器仍使用着LCD/AMOLED时代流传下来的逐行扫描驱动，无法实现理论上最佳显示效果的全像素直驱的量产工艺。

[0004] 因此，需要一种新的基于硅基拼接显示驱动的显示器及其制造方法及驱动方法。

[0037] 下面将更详细地描述本发明的优选实施方式。虽然以下描述了本发明的优选实施方式，然而应该理解，可以以各种形式实现本发明而不应被这里阐述的实施方式所限制。

[0038] 在本发明中，在未作相反说明的情况下，使用的方位词如“上、下”通常是指装置在正常使用状态下的上和下，“内、外”是指相对于装置轮廓而言的。此外，术语“第一、第二、第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一、第二、第三”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。本发明中为电学器件，因此连接、互连均表示导电互连。由于附图是对同一装置的描述，因此图中相同标号表示同一部件。

[0039] 本公开实施例提供了一种基于硅基拼接显示驱动的显示器，包括：叠层构置的顶部芯片和底部芯片，顶部芯片和底部芯片通过金属互连；顶部芯片包括由多个顶部子单元形成的阵列，每个顶部子单元包括像素阵列；底部芯片包括由多个底部子单元形成的阵列，每个底部子单元至少包括一个驱动单元，底部子单元阵列将显示数据按照其对应的像素阵列进行分区；顶部子单元和底部子单元一一对应互连，底部子单元用于控制对应互连的顶部子单元中像素阵列的显示。

[0040] 下面结合附图对本发明的具体实例进行进一步详细说明。

[0041] 在本公开实施例中，所述顶部芯片和底部芯片均为硅基芯片。具体参照图1，基于硅基拼接显示驱动的显示器10包括顶部硅基芯片20和底部硅基芯片30，顶部硅基芯片20和底部硅基芯片30之间通过铜互连插塞进行导电互连。除此之外，也可以利用其它的金属，通过芯片间插塞互连的方式进行连接，本公开对此不进行限制。

[0042] 在本公开实施例中，结合图2和图3，顶部硅基芯片20包括若干个顶部子单元210构成的顶部子单元阵列，每个顶部子单元210包括像素阵列220、与像素阵列220互连的顶部扫描电路230以及顶部互连区240。其中，顶部扫描电路230用于控制其所在顶部子单元210内的像素阵列220的选通。

[0043] 在传统背板中，通常采用逐行扫描的方式，逐行的控制像素单元的显示，在本发明中，通过将顶部硅基芯片20的像素分为多个区域，即多个顶部子单元210，在每一个顶部子单元210中又包括像素阵列220，从而通过设置在顶部子单元内部的像素显示区域一侧的顶部扫描电路230来控制该顶部子单元210的工作。具体通过控制像素阵列220的选通，例如同时使得不同的顶部子单元210开始工作，也就是使得不同的子单元210内的像素阵列220同时开始显示，具体在每一个顶部子单元210中像素阵列可以采用行扫描的方式，这样就实现了在整个显示面板内，分区同时开始显示，而不是逐行的扫描，以分成4个顶部子单元为例，因分区分辨率降低1/4，使得行扫描时间可以增加4倍，逐行扫描导致的电耦合干扰杂讯量可等比例降低。

[0044] 在本实施例中，参考图3，还在顶部子单元210内像素显示区域的边缘设置了顶部互连区240，从而通过设置在该区域的互连金属插塞或者互连金属，来实现顶部硅基芯片20中的每个顶部子单元210和底部硅基芯片30中的驱动电路直接互连。

[0045] 在本公开实施例中，结合图4和图5，底部硅基芯片30包括若干个底部子单元310构成的底部子单元阵列，所述底部子单元阵列用于将显示数据按照其对应的像素阵列进行分区。每个底部子单元310包括若干个驱动单元构成的驱动单元阵列320、底部扫描电路330和底部互连区340。其中，底部扫描电路330控制其所在底部子单元内的驱动单元阵列320的选通。所述顶部子单元和所述底部子单元一一对应互连，底部子单元用于控制对应互连的顶部子单元中像素阵列的显示。具体的，在本公开实施例中，一个顶部子单元210的顶部互连区240和一个底部子单元310的底部互连区340通过铜互连插塞进行导电互连。

[0046] 在传统显示背板中，通常是将驱动设置在像素显示区域的一侧对像素进行驱动显示，在本发明中由于将像素和驱动分为不同的芯片设置，其中像素单元设置在顶部硅基芯片20，驱动单元设置在底部硅基芯片30。在本发明中将驱动单元进行分区，分别在底部子单元310中设置独立的驱动单元阵列320，其中底部子单元对应顶部子单元，底部子单元中的驱动单元阵列320向对应顶部子单元中的像素阵列220提供显示驱动。进一步的，每个底部子单元310通过设置在其一侧的底部扫描电路330对驱动单元阵列320进行控制，例如选通驱动单元阵列中的驱动单元。进一步的，每个底部子单元通过设置在其一侧的底部互连区340，从而通过设置在该区域的互连金属插塞或者互连金属，来实现顶部硅基芯片20中的每个顶部子单元210单元和底部硅基芯片30中的驱动电路直接互连。在本公开实施例中，每个底部子单元310内的驱动单元阵列320控制其对应的顶部子单元210内像素阵列220的显示，通过在原先的显示像素阵列底面集成了对应的驱动模块，实现了在单一屏体中拼接显示驱动的架构。

[0047] 在本公开实施例中，每个底部子单元310内的驱动单元阵列320控制其对应的顶部子单元210内像素阵列220的显示，参照图6，在一个顶部子单元和一个底部子单元的互连结构中，底部子单元310内的驱动单元包括：存储器(8‑bit SRAM)、时钟计数器(Clock Count)、脉冲宽度调制模块(PWM)等。在工作过程中，图像数据Vdata输入存储器，存储器接收并存储Vdata，方便后续处理；时钟计数器模块根据时钟信号，控制数据的读取和处理时序；通过计数器的信息，再经过脉冲宽度调制生成脉冲信号，控制每个子单元的亮度。之后，经过脉冲宽度调制处理后的信号通过子单元接口(Sub cell I/F)传递给顶部子单元210中的像素，驱动发光元件以显示相应的颜色和亮度。

[0048] 在本实施例中进一步的，底部硅基芯片30还设置有底部逻辑电路350，通过底部逻辑电路350来将像素显示的驱动数据按照驱动阵列对应的像素阵列的位置关系进行分配到驱动阵列320，从而使得整个像素区域的显示驱动数据可以并行的传输给驱动阵列320，进而并行的传输给顶部硅基芯片20中的各顶部子单元210，解决从驱动数据到控制像素开关整体配合统一的进行图像的显示，由于驱动数据也分区，从而刷新的频率可以整体提高。

[0049] 在本实施例中进一步的，底部硅基芯片30还设置有柔性电路板引线360，由于顶部硅基芯片20通过金属连接到底部硅基芯片30，底部硅基芯片通过设置的柔性电路板引线360实现和显示装置的其它芯片或者结构进行导电互连，由于底部硅基芯片30和顶部硅基芯片20分开，因此该互连区域不占用像素显示区域，从而可以进一步增大和提高显示的区域和显示的效率。

[0050] 在一些实施例中，所述柔性电路板引线可以由柔性基材和导电铜箔构成。所述柔性基材可以为聚酯薄膜或聚酰亚胺薄膜。

[0051] 在本公开实施例中，顶部硅基芯片相对底部硅基芯片的背离面具有钨过孔201。在一些实施例中，通过钨过孔，电路板的不同层之间的信号、电源或地线等可以有效地连接起来，实现电路的正常工作。

[0052] 本公开实施例提供的一种基于硅基拼接显示驱动的显示器，通过在顶部芯片中将像素单元分设为多个子单元，在底部芯片上将驱动单元设置为分设为多个子单元，实现了在整个显示面板内分区同时开始显示，而不是逐行的扫描。同时采用硅基叠层封装工艺，通过在原先的显示像素阵列底面集成了对应的驱动模块，实现了在单一屏体中拼接显示驱动的架构，将原先单一屏显逐行扫描更改成多个子屏显集成拼接驱动，进而降低逐行扫描的劣化干扰杂讯，提升显示效果。

[0053] 本公开实施例还提供一种基于硅基拼接显示驱动的显示器的制造方法，图7示出了本公开实施例的制造方法流程示意图，结合图1‑7，所述基于硅基拼接显示驱动的显示器的制造方法包括以下步骤：

[0054] S1：提供底部芯片，每个底部芯片包括多个底部子单元构成的底部子单元阵列，每个底部子单元内形成至少一个驱动单元，底部子单元阵列将显示数据按照其对应的像素阵列进行分区。

[0055] S3：提供顶部芯片，每个顶部芯片包括由多个顶部子单元构成的顶部子单元阵列，每个顶部子单元内形成像素阵列。

[0056] 在本公开实施例中，所述顶部芯片和底部芯片为硅基芯片。

[0057] 在本公开实施例中，每个顶部芯片的结构示意图如图2，参照图2和图3，每个顶部芯片20包括多个顶部子单元210构成的顶部子单元阵列，每个顶部子单元210内形成像素阵列220。

[0058] 具体的，形成顶部芯片20还包括在每个顶部子单元210中形成和像素阵列220互连的顶部扫描电路230和顶部互连区240，从而获得顶部芯片20。其中，顶部扫描电路230控制其所在顶部子单元210内的像素阵列220的选通。

[0059] 通过将顶部硅基芯片20的像素分为设置在多个顶部子单元210内的多个像素阵列220，从而通过设置在顶部子单元内部的像素显示区域一侧的顶部扫描电路230来控制顶部子单元210的工作，具体通过控制像素阵列220的选通，可以使得不同顶部子单元210内的像素阵列220同时开始显示。这样就实现了在整个显示面板内，分区同时开始显示，而不是逐行的扫描。以分成4个顶部子单元210为例，刷新的频率就提高到原来的4倍。

[0060] 在本公开实施例中，每个底部芯片的结构示意图如图4，参照图4和图5，在底部芯片30上形成由多个底部子单元310构成的底部子单元阵列，底部子单元阵列用于将显示数据按照其对应的像素阵列进行分区。在每个底部子单元310内形成驱动单元阵列320，驱动单元阵列320包括至少一个驱动单元。

[0061] 具体的，形成底部芯片30还包括在每个底部子单元310上形成底部扫描电路330和底部互连区340，底部扫描电路330控制其所在底部子单元310内的驱动单元阵列320的选通。

[0062] 由于将像素和驱动分为不同的芯片设置，在本发明中将驱动单元进行分区，在每个底部子单元310中设置独立的驱动单元阵列320，使得每个底部子单元中的驱动单元阵列320向对应顶部子单元中的像素阵列220提供显示驱动。进一步的，每个底部子单元310通过设置在其一侧的底部扫描电路330对驱动单元阵列320进行控制。在本公开实施例中，每个底部子单元310内的驱动单元阵列320控制其对应的顶部子单元210内像素阵列220的显示，通过在原先的显示像素阵列底面集成了对应的驱动模块，实现了在单一屏体中拼接显示驱动的架构。

[0063] 在本公开实施例中，所述形成底部芯片30还包括：在底部芯片30上形成底部逻辑电路350和柔性电路板引线360，从而得到底部芯片30。

[0064] 在本实施例中进一步的，底部逻辑电路350用来将像素显示的驱动数据按照驱动阵列对应的像素阵列的位置关系进行分配到驱动阵列，从而使得整个像素区域的显示驱动数据可以并行的传输给驱动阵列，进而并行的传输给顶部硅基芯片中的顶部子单元，解决从驱动数据到控制像素开关整体配合统一的进行图像的显示，由于驱动数据也分区，从的刷新的频率可以整体提高。

[0065] 在一些实施例中，所述柔性电路板引线可以由柔性基材和导电铜箔构成。所述柔性基材可以为聚酯薄膜或聚酰亚胺薄膜。

[0066] S5：将顶部芯片的顶部子单元和底部芯片的底部子单元一一对应互连，底部子单元用于控制对应互连的顶部子单元中像素阵列的显示。

[0067] 在本公开实施例中，所述顶部芯片和底部芯片通过铜互连插塞进行导电互连，使得顶部芯片上的顶部子单元和底部芯片上的底部子单元一一对应互连。在一些其他的实施例中，也可以利用其它的金属，通过芯片间插塞互连的方式进行连接，本公开对此不进行限制。

[0068] 具体的，每个底部子单元310通过设置在其一侧的底部互连区340，从而通过设置在该区域的互连金属插塞或者互连金属，来实现顶部硅基芯片20中的每个顶部子单元210单元和底部硅基芯片30中的驱动电路直接互连，从而使得每个底部子单元内的驱动单元控制其对应的顶部子单元内像素阵列的显示。

[0069] 在图1所述的实施例中，所述基于硅基拼接显示驱动的显示器的制造法方法还包括在顶部芯片20相对底部芯片30的背离面形成钨过孔201。通过钨过孔201，电路板的不同层之间的信号、电源或地线等可以有效地连接起来，实现电路的正常工作。

[0070] 在另一实施例中，在形成底部芯片后，还可以通过在底部芯片上集成制作OSFET器件，将所述OSFET器件作为顶部芯片以实现顶部芯片的功能。

[0071] 在一具体的实施例中，OSFET器件的制备工艺包括：形成背栅电极并沉积栅绝缘层，背栅电极用以支撑后续的薄膜；在栅电极上形成CAAC‑IGZO岛，之后沉积绝缘层并进行化学机械抛光(CMP)，以确保表面光滑，为下一步准备。接着，使用自对准技术在薄膜表面形成源/漏极(S/D)图案；再沉积顶部栅绝缘层和栅电极；形成钝化层和接触点，用来保护晶体管并确保信号能有效传递；在完成主要结构后，形成金属层以提供连接和支持。

[0072] 本公开实施例提供的基于硅基拼接显示驱动的显示器的制备方法，将像素单元分设在不同子单元，使得在整个显示面板内，分区同时开始显示，而不是逐行的扫描，提高刷新频率；将像素和驱动分为不同的芯片设置，通过在原先的显示像素阵列底面集成了对应的驱动模块，实现了在单一屏体中拼接显示驱动的架构，大幅减少驱动负载。

[0073] 本发明能够实现低延迟的驱动方式，具体方式为在硅基芯片上，使用叠层工艺，实现分区拼接驱动，因为每个子拼接屏的行扫描数量大幅减少，显着降低了逐行扫描的劣化干扰杂讯，且屏体本身可轻易实现超高帧率，提升了灰阶动态响应时间(由毫秒级到微秒级)，此外此电路结构下驱动负载(Source loading)大幅减少，意谓着可降低动态功耗，因为采拼接驱动，每个子拼接屏独立EM调光实现成为可能。

[0074] 从而可以将传统单一背板的扫描电路及驱动电路单元提高1～2个数量级，将增加的扫描及驱动单元分配至对应的顶部芯片及底部芯片里，并透过硅基封装工艺进行集成连接，透过拼接显示驱动架构来实现低延迟、超高刷、独立分区EM调光等显示效果提升优势。

[0075] 本发明还提供了一种基于硅基拼接显示驱动的显示器的驱动方法，包括：底部子单元将图像数据按照顶部子单元进行分切；通过控制顶部扫描电路控制其所在顶部子单元内的像素阵列的选通；控制底部芯片和顶部芯片内的选通，实现对应的底部子单元和顶部子单元的图像显示。

[0076] 如图8所示，具体的，首先将整机系统端输入的逐行扫描图像，依据顶部子单元的分辨率，进行图像数据分切；发出帧起始脉冲讯号STV，该脉冲信号频率同帧率；发出行扫描时钟讯号CKV，在一帧的周期内数量约等同垂直分辨率，每一列的顶部子单元的个数；将数字图像数据转换成1‑m行顶部子单元的模拟电位Data。

[0077] 举例说明如下：

[0078] 当垂直分辨率为4K；帧率为60Hz，此时的Line time(行扫描时间)为1/60/4000，约等于4.16us；帧率为240Hz，Line time＝1.04us。

[0079] 举例说明如下2：

[0080] 当顶部子单元的行数n为40；帧率为60Hz，此时的Line time(行扫描时间)为1/60/40，约等于416us；帧率为240Hz，Line time＝104us。

[0081] 高刷的限制在像素电路写入时间要求，跟Line Time、负载、水平多工设计比(MUX)有关联性，当Line Time被数量级的释放，整个设计瓶颈就不会在屏端，本发明中底部扫描电路330(Logic)生成行扫描电路控制讯号，驱动单元阵列320(Video Data Driving)将数字图像数据转换成模拟电位，底部互连区340(Connection)经由Cu‑Cu工艺实现和顶部子单元连接，当水平多工设计比Mux＝1，Data通道数为m，Mux＝2，Data通道数为m/2，可通过调节Mux来弹性调控connection数量；顶部子单元将接收的数字图像讯号转换为对应灰阶的PWM脉冲信号，进而实现8bit灰阶亮度的控制。

[0082] 以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。