技术领域
[0001] 本发明涉及显示技术领域，尤其涉及一种显示面板及显示装置。
相关背景技术
[0002] 显示面板包括像素电路和发光元件，像素电路用于向发光元件提供电流以驱动其发光。
[0003] 在显示技术领域，像素电路的版图设计是提高面板显示质量、像素密度的关键环节。因此，如何对像素电路的版图进行优化，成为了目前亟待解决的技术问题。
具体实施方式
[0068] 为了更好的理解本发明的技术方案，下面结合附图对本发明实施例进行详细描述。
[0069] 应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
[0070] 在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。
[0071] 应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
[0072] 本发明实施例提供了一种显示面板，该显示面板可以为有机发光二极管(Organic Light Emitting Diode，OLED)显示面板或发光二极管(Light Emitting Diode，LED)显示面板等。
[0073] 如图1～图3所示，图1为本发明实施例所提供的显示面板的一种剖面结构示意图，图2为本发明实施例所提供的像素电路2的一种电路结构示意图，图3为本发明实施例所提供的显示面板的一种膜层结构示意图，显示面板包括衬底1和位于衬底1一侧的像素电路2。
[0074] 其中，像素电路2包括驱动晶体管T1和数据写入晶体管T2。
[0075] 参见图1，驱动晶体管T1的有源层al1位于氧化物半导体层ol。也就是说，驱动晶体管T1的有源层al1包括氧化物半导体材料，例如为含有铟、镓、锌、锡和氧的材料。在本发明实施例中，驱动晶体管T1可以为铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)晶体管。
[0076] 数据写入晶体管T2的第一极与数据线Data电连接，数据写入晶体管T2的第二极通过第一连接线3与驱动晶体管T1的第一极电连接。
[0077] 需要说明的是，本发明实施例中所述的晶体管的第一极和第二极可以理解为是晶体管有源层中的两个掺杂区。具体地，晶体管的有源层包括沟道、第一掺杂区和第二掺杂区，其中，沟道为有源层中与栅极重叠的部分，第一掺杂区和第二掺杂区分别位于沟道两侧，两个掺杂区中的一者为晶体管的第一极，另一者为晶体管的第二极。
[0078] 以图1所示意的驱动晶体管T1和数据写入晶体管T2为例：
[0079] 驱动晶体管T1为双栅结构。驱动晶体管T1的有源层al1包括沟道c1、第一极d11和第二极d12。其中，沟道c1为有源层al1中与驱动晶体管T1的顶栅极g1、底栅极g2重叠的部分，第一极d11和第二极d12分别位于沟道c1的两侧。
[0080] 数据写入晶体管T2的有源层al2位于硅半导体层sl，也就是说，数据写入晶体管T2的有源层al2包括硅半导体材料，例如为单晶硅半导体材料或多晶硅半导体材料等。数据写入晶体管T2的有源层al2包括沟道c2、第一极d21和第二极d22。其中，沟道c2为有源层al2中与数据写入晶体管T2的栅极g重叠的部分，第一极d21和第二极d22分别位于沟道c2的两侧。
[0081] 第一连接线3位于氧化物半导体层ol远离衬底1的一侧。
[0082] 需要说明的是，第一连接线3位于氧化物半导体层ol远离衬底1的一侧仅是指第一连接线3所在的金属层位于氧化物半导体层ol远离衬底1的一侧，即，在显示面板的工艺制程中，先形成氧化物半导体层ol，再形成第一连接线3所在的金属层。这并非是对第一连接线3与氧化物半导体层ol之间的交叠关系的限定。在本发明实施例中，在垂直于衬底1所在平面的方向上，第一连接线3与驱动晶体管T1的有源层可以交叠，也可以不交叠。二者交叠时，第一连接线3与驱动晶体管T1的有源层可直接打孔连接，二者不交叠时，第一连接线3与驱动晶体管T1的有源层之间还可以设置有其它的辅助连接金属。
[0083] 本发明实施例在连接数据写入晶体管T2和驱动晶体管T1时，并未将二者之间的第一连接线3设置在半导体层，而是选择设置在了金属层，这样既可以避免产生不必要的晶体管，还能优化走线之间的排布设计。
[0084] 具体地，在形成晶体管的过程中，通常是先形成半导体层，然后在形成栅极所在的金属层之后，再对半导体层进行掺杂处理，这样，栅极可以作为掩膜，在掺杂过程中起到选择作用，使掺杂仅在半导体层中特定的区域进行。
[0085] 但一般情况下，栅极所在的金属层中还会设置有一些其它的走线。若将第一连接线3设置在半导体层，而第一连接线3又与栅极所在金属层中的一些走线发生交叠时，掺杂处理后，二者交叠的位置处就会形成不必要的晶体管，进而影响电路性能。
[0086] 例如，如若将第一连接线3设置在硅半导体层sl，那么，在形成数据写入晶体管T2的栅极所在的金属层(第五金属层m1)后，对硅半导体层sl进行掺杂处理时，如果第五金属层m1中有其它走线与第一连接线3发生交叠，那么在交叠位置处就会产生不必要的晶体管。或者，如若将第一连接线3设置在氧化物半导体层ol，那么，在形成驱动晶体管T1的顶栅极所在的金属层(第二金属层mg)后，对氧化物半导体层ol进行掺杂处理时，如果第二金属层mg中有其它走线与第一连接线3发生交叠，那么在交叠位置处也会产生不必要的晶体管。
[0087] 但在本发明实施例中，是将第一连接线3设置在了金属层中，因此即使第一连接线3与其它走线发生交叠，也不会出现产生不必要晶体管的问题，像素电路2的可靠性更高。
[0088] 换句话说，基于第一连接线3位于金属层这一特征，在设计一些信号线时，就无须为了避免产生不必要晶体管而特意避让第一连接线3，例如参见图6，第二发光控制信号线Emit2位于驱动晶体管T1的顶栅极所在的金属层(第二金属层mg)，但第二发光控制信号线Emit2仍可以与第一连接线3发生交叠。这样一来，走线排布的限制因素减少，像素电路2中晶体管的排布、晶体管所连接的走线的排布就可以更加紧密，进而有利于缩小像素电路的布局空间，使显示面板更便于适应高分辨率、高清晰度的显示需求。另一方面，因不需要考虑产生不必要晶体管的问题，数据写入晶体管T2的栅极所在的金属层和驱动晶体管T1的顶栅极所在的金属层中也可以设置更多的走线，走线所能选择的金属层的范围增大，可进一步优化走线的版图设计。
[0089] 此外，显示面板中的金属层数量通常较多，第一连接线3位于金属层，可以更加灵活的选择第一连接线3所处的膜层位置，第一连接线3的版图设计也更灵活。
[0090] 在一种可行的实施方式中，参见图3，第一连接线3与数据线Data异层设置，数据线Data的至少部分位于数据写入晶体管T2靠近驱动晶体管T1的一侧。
[0091] 示例性的，在一种面板结构中，参见图1，显示面板包括第一金属层mc、位于第一金属层mc远离衬底1一侧的第二金属层mg、位于第二金属层mg远离衬底1一侧的第三金属层m2和位于第三金属层m2远离衬底1一侧的第四金属层m3。
[0092] 其中，氧化物半导体层ol位于第一金属层mc与第二金属层mg之间。驱动晶体管T1的底栅极位于第一金属层mc，驱动晶体管T1的顶栅极位于第二金属层mg。
[0093] 第一连接线3位于第三金属层m2，数据线Data位于第四金属层m3。进一步地，数据线Data可以通过转接线70与数据写入晶体管T2的第一极电连接，转接线70所在的金属层位于第四金属层m3与硅半导体层sl之间，例如可以位于第三金属层m2，进而利用转接线70提高数据线Data和数据写入晶体管T2之间的连接可靠性。
[0094] 第一连接线3与数据线Data异层设置时，在设计数据线Data与第一连接线3的设置位置时可无需考虑二者短接风险。沿垂直于数据线Data的延伸方向，数据线Data和第一连接线3之间的距离可以设计的很小，甚至二者还可以在垂直于衬底1所在平面上发生交叠。从而在垂直于数据线Data的延伸方向上可进一步压缩像素电路2的版图空间。
[0095] 在一种可行的实施方式中，如图4所示，图4为本发明实施例所提供的显示面板的一种结构示意图，显示面板还包括显示区4和至少部分围绕显示区4的非显示区5。
[0096] 显示区4包括第一显示区6和第二显示区7，第一显示区6沿第一方向x位于第二显示区7的至少一侧，也就是第一显示区6更加靠近显示面板的外边缘，为显示面板的边缘显示区域。非显示区5包括沿第二方向y位于显示区4一侧的第一非显示区8。第一方向x与第二方向y相交。
[0097] 第一非显示区8包括多条扇出走线9，第一显示区6和第二显示区7均包括多条数据线Data，数据线Data与扇出走线9连接。其中，第一显示区6的数据线Data通过连接走线10与扇出走线9连接。连接走线10位于显示区4且包括电连接的第一走线11和第二走线12，第一走线11沿第一方向x延伸，第二走线12沿第二方向y延伸。
[0098] 通过引入连接走线10，可以使第一显示区6中数据线Data所需连接的扇出走线9直接在中间显示区域的下方引出，这部分扇出走线9无需在拐角(也称作R角)的边框处占用空间，有助于减小R角边框宽度。
[0099] 需要说明的是，本发明实施例中所述的走线沿第一方向x或第二方向y延伸，仅表示该走线的一个整体延伸方向是第一方向x或第二方向y，走线在沿该方向延伸时可以呈直线延伸，也可以呈折线延伸。例如，参见图5，第一走线11可以在第一方向x上呈直线延伸，或者，参见图6，第一走线11也可以在第一方向x上呈折线延伸。
[0100] 如图5和图6所示，图5为本发明实施例所提供的显示面板的另一种结构示意图，图6为本发明实施例所提供的显示面板的另一种膜层结构示意图，显示面板还包括像素电路组13，像素电路组13包括沿第一方向x相邻设置的两个像素电路2。
[0101] 沿第一方向x，第二走线12位于与同一像素电路组13中的两个像素电路2电连接的两条数据线Data之间。
[0102] 在本发明实施例中，像素电路组13中两个像素电路2的数据写入晶体管T2可以相邻设置，即，两个像素电路2中的数据写入晶体管T2之间未间隔其它的晶体管。这样一来，像素电路组13所连接的两条数据线Data彼此靠近，第二走线12是位于这彼此靠近的两条数据线Data之间。
[0103] 本发明实施例中仅将连接走线10中纵向延伸的第二走线12设置在了像素电路组13对应的两条数据线Data之间，这样可以使每两列像素电路2才对应设计一条第二走线12，从而大幅减少了显示面板中所设置的第二走线12的数量，节省第二走线12所需占用的版图空间。
[0104] 在一种可行的实施方式中，结合图5和图6，沿第一方向x相邻的两个像素电路2的至少部分结构镜像对称，其中，相邻两个像素电路2指的是之间未间隔其它像素电路2的两个像素电路2。
[0105] 更为具体地，当满足沿第一方向x相邻的两个像素电路2的至少部分结构镜像对称时，可以是：对于同一像素电路组13，其包括的两个像素电路2中的数据写入晶体管T2彼此临近；对于沿第一方向x相邻的两个像素电路组13，这两个像素电路组13中相邻的两个像素电路2的数据写入晶体管T2彼此远离。
[0106] 需要说明的是，两个像素电路2的至少部分结构镜像对称中的至少部分结构，可以指像素电路2中的某一器件或某一部分器件(器件包括晶体管、电容等)，也可以指像素电路2中用于连接各器件的走线等。本发明实施例的附图均是以两个像素电路2的全部结构镜像对称为例进行示意的。
[0107] 沿第一方向x相邻的两个像素电路2镜像对称时，可以进一步优化像素电路2中晶体管与信号线的连接设计。
[0108] 例如，结合图2和图6，像素电路2包括复位晶体管T4，复位晶体管T4的有源层位于氧化物半导体层ol，复位晶体管T4的第一极与第一复位线Ref1连接，第一复位线Ref1沿第二方向y延伸。像素电路2对称设计的话，像素电路组13中两个像素电路2的复位晶体管T4会相邻设置，也就是两个复位晶体管T4之间未间隔其它的晶体管，这样一来，两个复位晶体管T4的第一极之间就可以通过一条位于氧化物半导体层ol的连接线连通起来，进而仅通过一个过孔连接到第一复位线Ref1上即可，无需针对两个复位晶体管T4分别设置两个过孔与第一复位线Ref1连接，大幅减少了过孔数量，节省了过孔所需占用的版图空间。
[0109] 在一种可行的实施方式中，结合图6、图38和图39，如图7所示，图7为本发明实施例所提供的显示面板的另一种剖面结构示意图，显示面板包括第一金属层mc、位于第一金属层mc远离衬底1一侧的第二金属层mg、位于第二金属层mg远离衬底1一侧的第三金属层m2和位于第三金属层m2远离衬底1一侧的第四金属层m3。
[0110] 其中，氧化物半导体层ol位于第一金属层mc与第二金属层mg之间。驱动晶体管T1的底栅极g2位于第一金属层mc，驱动晶体管T1的顶栅极g1位于第二金属层mg。
[0111] 需要说明的是，当像素电路2还包括其它双栅晶体管时，这部分晶体管的底栅极均位于第一金属层mc、顶栅极均位于第二金属层mg。例如，结合图2，像素电路2还包括复位晶体管T4和阈值补偿晶体管T5，两个晶体管均为双栅晶体管，这两个晶体管的底栅极也位于第一金属层mc，顶栅极也位于第二金属层mg。
[0112] 第一走线11位于第三金属层m2，第二走线12和数据线Data位于第四金属层m3。此时，第一走线11和第二走线12所在的金属层均位于晶体管远离衬底1的一侧，不会与晶体管的栅极和一些与晶体管的栅极连接的信号线发生短接，进而走线之间的排布可以更加紧凑。示例性的，参见图6，在垂直于衬底1所在平面的方向上，第二走线12即使与复位晶体管T4交叠，也不会与复位晶体管T4的顶栅极和底栅极发生短接。
[0113] 需要说明的是，在本发明实施例中，第四金属层m3可以为与第三金属层m2相邻的金属层，或者，第四金属层m3与第三金属层m2之间也可以间隔有其它的金属层，本发明实施例对此不作具体限制。
[0114] 在一种可行的实施方式中，结合图5和图8，如图8所示，图8为本发明实施例所提供的显示面板的再一种膜层结构示意图，显示面板还包括沿第二方向y排列的多个电路行14，电路行14包括沿第一方向x排列的多个像素电路2。第一走线11位于相邻两个电路行14之间。
[0115] 电路行14之间的走线分布较少，可以尽可能地减少第一走线11与其它走线的交叠，进而降低因耦合引发的信号干扰。
[0116] 在一种可行的实施方式中，再次参见图8，显示面板还包括第一信号线15，第一信号线15沿第一方向x延伸且用于传输恒压信号。如后续实施例所述的，第一信号线15可以包括用于传输正性电源信号的第二电源线PVDD2、用于传输负性电源信号的第四电源线PVEE2和用于传输复位信号的第二复位线Ref2等。
[0117] 沿第二方向y，第一走线11的至少一侧相邻设置有第一信号线15，即，第一走线11和第一信号线15之间未设置有其它的走线。这样可以利用第一信号线15来减小第一走线11和其临近的其他走线之间的耦合，降低信号干扰。
[0118] 其中，在本发明实施例中，第一走线11的至少一侧相邻设置有第一信号线15时，第一信号线15可以不与第一走线11发生交叠，也可以与第一走线11发生交叠。
[0119] 在一种可行的实施方式中，结合图8、图35和图37，如图9所示，图9为本发明实施例所提供的显示面板的再一种剖面结构示意图，至少一条第一信号线15与驱动晶体管T1的顶栅极同层设置，即，至少一条第一信号线15位于第二金属层mg。
[0120] 和/或，至少一条第一信号线15与驱动晶体管T1的底栅极同层设置，即，至少一条第一信号线15位于第一金属层mc。
[0121] 和/或，数据写入晶体管T2的有源层包括硅半导体材料，至少一条第一信号线15与数据写入晶体管T2的有源层同层设置，即，至少一条第一信号线15位于硅半导体层sl。
[0122] 其中，图9是以部分第一信号线15位于第一金属层mc、部分第一信号线15位于第二金属层mg为例进行的示意。
[0123] 第一金属层mc和第二金属层mg，通常仅用于设置晶体管的底栅极、顶栅极和一些少量走线，布线相对简单。使第一信号线15位于第一金属层mc和/或第二金属层mg中，可以更便于为其找到合适的布线空间，优化第一信号线15的排布。
[0124] 因硅半导体层sl也具有导电特性，因此还可以使第一信号线15也位于硅半导体层sl中，硅半导体层sl与金属层一般都相距较远，第一信号线15位于硅半导体层sl时可以减小第一信号线15与其它走线之间的耦合。此外，选择在硅半导体层sl中设置一些第一信号线15，还可以分担金属层中的布线压力。
[0125] 在一种可行的实施方式中，结合图2、图8和图10，图10为本发明实施例所提供的显示面板的又一种膜层结构示意图，像素电路2还包括第一发光控制晶体管T3，第一发光控制晶体管T3的第一极与第一电源线PVDD1电连接，第一电源线PVDD1上传输有正性电源电压，第一电源线PVDD1沿第二方向y延伸，第一发光控制晶体管T3的第二极与驱动晶体管T1的第二极电连接。
[0126] 其中，第一信号线15包括与第一电源线PVDD1电连接的第二电源线PVDD2，从而既能利用第二电源线PVDD2减小第一走线11的耦合，还能利用第二电源线PVDD2与第一电源线PVDD1交叉形成网格状结构，降低正性电源线的整体负载，进而减小正性电源信号在传输过程中的压降。
[0127] 进一步地，结合图2和图8，数据写入晶体管T2的栅极与第一扫描线SP电连接，第一扫描线SP沿第一方向x延伸。沿第二方向y，第二电源线PVDD2的至少部分可以位于第一扫描线SP与第一走线11之间，以利用第二电源线PVDD2减小第一走线11和第一扫描线SP之间的耦合，降低第一走线11和第一扫描线SP之间的信号干扰。
[0128] 结合图34、图35和图38，显示面板还包括第五金属层m1，第五金属层m1位于硅半导体层sl与第一金属层mc之间。
[0129] 在一种结构中，第一扫描线SP位于第五金属层m1，第二电源线PVDD2位于第一金属层mc，第一走线11位于第三金属层m2。此时，三种走线彼此均不同层，在垂直于衬底1所在平面的方向上，第二电源线PVDD2可以与第一扫描线SP部分交叠，和/或，与第一扫描线SP部分交叠，从而在第二方向y上压缩第一扫描线SP、第二电源线PVDD2和第一走线11所占用的整体宽度，节省版图空间。
[0130] 在一种可行的实施方式中，结合图39，如图11和图12，图11为本发明实施例所提供的显示面板的再一种结构示意图，图12为本发明实施例所提供的显示面板的又一种膜层结构示意图，第一电源线PVDD1与数据线Data同层设置，例如二者均位于第四金属层m3，第一电源线PVDD1的至少部分位于相邻两个像素电路组13之间的间隔内。
[0131] 其中，第一电源线PVDD1在垂直其延伸方向上的宽度可大于数据线Data在垂直其延伸方向上的宽度。
[0132] 在上述结构中，第一电源线PVDD1可以仅位于相邻两个像素电路组13之间，也就是每两列像素电路2才对应设置一条第一电源线PVDD1，第一电源线PVDD1数量较少，可节省第一电源线PVDD1所需占用的版图空间。
[0133] 在一种结构中，参见图11和图12，对于沿第一方向x相邻的两个像素电路组13，两个像素电路组13相邻的两个像素电路2的第一发光控制晶体管T3相邻设置，即，这两个像素电路2中的第一发光控制晶体管T3之间未间隔其它晶体管。
[0134] 进一步地，对于相邻设置的两个第一发光控制晶体管T3，两个第一发光控制晶体管T3的第一极可以通过与一条与第一发光控制晶体管T3的有源层同层的第三连接线16连通起来，进而第三连接线16仅通过一个过孔就可连接在第一电源线PVDD1上，无需针对两个第一发光控制晶体管T3分别设计过孔与第一电源线PVDD1连接，大幅节省第一发光控制晶体管T3对应的过孔所占用的版图空间。
[0135] 在本发明实施例中，参见图11，显示面板包括沿第一方向x排列的多个电路列17，电路列17包括沿第二方向y排列的多个像素电路2。其中，第一电源线PVDD1的条数为N31，电路列17的数量为N30，N31＜N30，N31和N30均为正整数。示例性的，沿第一方向x排列有 个像素电路组13，
[0136] 在一种可行的实施方式中，结合图2、图8和图10，像素电路2还包括复位晶体管T4，复位晶体管T4的第一极与第一复位线Ref1电连接，第一复位线Ref1用于传输复位电压，复位晶体管T4的第二极与发光元件50的第一极电连接，发光元件50的第二极与第三电源线PVEE1电连接，第三电源线PVEE1用于传输负性电源电压。第一复位线Ref1和第三电源线PVEE1均沿第二方向y延伸。其中，图8中未示意出发光元件50。
[0137] 其中，第一信号线15包括与第三电源线PVEE1电连接的第四电源线PVEE2，和/或，第一信号线15包括与第一复位线Ref1电连接的第二复位线Ref2。
[0138] 第一信号线15包括与第三电源线PVEE1电连接的第四电源线PVEE2，既能利用第四电源线PVEE2减小第一走线11的耦合，又能利用第四电源线PVEE2与第三电源线PVEE1交叉形成网格状结构，降低负性电源线的整体负载，进而减小负性电源信号在传输过程中的压降。
[0139] 同理，第一信号线15包括与第一复位线Ref1电连接的第二复位线Ref2，既能利用第二复位线Ref2减小第一走线11的耦合，又能利用第二复位线Ref2与第一复位线Ref1交叉形成网格状结构，降低复位线的整体负载，进而减小复位线在传输过程中的压降。
[0140] 需要说明的是，图10中示意的第一电源线PVDD1和第二电源线PVDD2之间的连接过孔的位置及数量、第三电源线PVEE1和第四电源线PVEE2之间的连接过孔的位置及数量、以及第一复位线Ref1和第二复位线Ref2之间的连接过孔的位置及数量均为示意性说明。
[0141] 下面结合图13和图14，对发光元件的第二极与第三电源线PVEE1、第四电源线PVEE2之间的连接方式进行说明。
[0142] 如图13和图14所示，图13为本发明实施例所提供的显示面板的又一种剖面结构示意图，图14为本发明实施例所提供的显示面板的又一种膜层结构示意图，发光元件50包括阳极51、发光层52和阴极53。其中，阳极51为发光元件50的第一极，阴极53为发光元件50的第二极，且阴极53整面覆盖显示区域。
[0143] 在一种结构中，显示面板的边框区域内设置有至少一条辅助连接走线60，辅助连接走线60与第四电源线PVEE2电连接。示例性的，其中一条辅助连接走线60与第四电源线PVEE2同层设置，第四电源线PVEE2延伸至该辅助连接走线60所在位置处与辅助连接走线60连通在一起。进一步地，阴极53延伸至辅助连接走线60所在位置处与辅助连接走线60搭接，进而实现阴极53与第三电源线PVEE1、第四电源线PVEE2之间的电连接，也就是实现了发光元件50的第二极与第三电源线PVEE1、第四电源线PVEE2之间的电连接。
[0144] 进一步地，结合图2，再次参见图8，像素电路2还包括第一发光控制晶体管T3，第一发光控制晶体管T3的栅极与第一发光控制线Emit1电连接，第一发光控制晶体管T3的第一极与第一电源线PVDD1电连接，第一发光控制晶体管T3的第二极与驱动晶体管T1的第二极电连接。
[0145] 沿第二方向y，第四电源线PVEE2的至少部分位于第一发光控制线Emit1与第一走线11之间，以利用第四电源线PVEE2减小第一走线11与第一发光控制线Emit1之间的耦合，降低二者之间的信号干扰。
[0146] 和/或，沿第二方向y，第二复位线Ref2的至少部分位于第一发光控制线Emit1与第一走线11之间，以利用第二复位线Ref2减小第一走线11与第一发光控制线Emit1之间的耦合，降低二者之间的信号干扰。
[0147] 在一种结构中，结合图34、图37和图38，第一发光控制线Emit1位于第五金属层m1，第四电源线PVEE2和第二复位线Ref2均位于第二金属层mg，第一走线11位于第三金属层m2。此时，第四电源线PVEE2和第二复位线Ref2与第一发光控制线Emit1不同层，与第一走线11也不同层。以第四电源线PVEE2为例，在垂直于衬底1所在平面的方向上，第四电源线PVEE2可以与第一扫描线SP部分交叠，和/或，与第一扫描线SP部分交叠，从而在第二方向y上压缩第一发光控制线Emit1、第四电源线PVEE2和第一走线11占用的整体宽度，节省版本空间。第二复位线Ref2同理，此处不再赘述。
[0148] 在一种可行的实施方式中，如图15所示，图15为本发明实施例所提供的显示面板的又一种结构示意图，第四电源线PVEE2和第二复位线Ref2交替排列。
[0149] 第四电源线PVEE2的条数为N11，第二复位线Ref2的条数为N12，像素电路2的行数为N10，也就是像素行的数量为N10。其中，N11≤N10，N12≤N10，N10≥N11+N12，N10、N11和N12均为正整数。
[0150] 即，以像素电路2的行数为参考，第四电源线PVEE2的条数可小于或等于像素电路2的行数，第二复位线Ref2的条数也可小于或等于像素电路2的行数。
[0151] 在一些结构中，可以是部分电路行14对应设置第二复位线Ref2，部分电路行14对应设置第二复位线Ref2，此时，N10＞N11，且N10＞N12，N10≥N11+N12，从而在一定程度上减小第四电源线PVEE2和第二复位线Ref2的排布密度，既能降低耦合干扰，还可以节省一部分版图空间。
[0152] 进一步地，参见图15，第奇数个电路行14对应设置第四电源线PVEE2，第偶数个电路行14对应设置第二复位线Ref2，或者，第奇数个电路行14对应设置第二复位线Ref2，第偶数个电路行14对应设置第四电源线PVEE2，此时，N10＝N11+N12。
[0153] 在一种可行的实施方式中，再次参见图15，第三电源线PVEE1和第一复位线Ref1交替排列。第三电源线PVEE1的条数为N21，第一复位线Ref1的条数为N22，像素电路2的列数为N20，也就是电路列17的数量为N20。其中，N21≤N20，N22≤N20，N20≥N21+N22，N20、N21和N22均为正整数。
[0154] 即，以像素电路2的列数为参考，第三电源线PVEE1的条数可小于或等于像素电路2的列数，第一复位线Ref1的条数也可小于或等于像素电路2的列数。
[0155] 在一些结构中，可以部分电路列17对应设置第三电源线PVEE1，部分电路列17对应设置第一复位线Ref1，此时，N20＞N21，且N20＞N22，N20≥N21+N22，从而在一定程度上降低第三电源线PVEE1和第一复位线Ref1的排布密度，既能降低耦合干扰，还可以节省一部分版图空间。
[0156] 进一步地，第奇数个电路列17对应设置第三电源线PVEE1，第偶数个电路列17对应设置第一复位线Ref1，或者，第奇数个电路列17对应设置第一复位线Ref1，第偶数个电路列17对应设置第三电源线PVEE1，此时，N20＝N21+N22。
[0157] 在一种可行的实施方式中，结合图39、图12和图15，第三电源线PVEE1和第一复位线Ref1均与数据线Data同层设置，例如三者均位于第四金属层m3。
[0158] 一个像素电路组13对应设置一条第三电源线PVEE1和一条第一复位线Ref1，也就是上述第奇数个电路列17对应设置第三电源线PVEE1，第偶数个电路列17对应设置第一复位线Ref1，或者，第奇数个电路列17对应设置第一复位线Ref1，第偶数个电路列17对应设置第三电源线PVEE1。这样可以兼顾实现负向电源线和复位线均具有较小负载、以及负向电源线和复位线所占用的版图空间均较小。
[0159] 对于同一像素电路组13，第三电源线PVEE1和第一复位线Ref1分别位于两条数据线Data的两侧，也就是对于与同一像素电路组13连接的两条数据线Data，第三电源线PVEE1和第一复位线Ref1分别位于这两条数据线Data的相对侧，以优化第三电源线PVEE1、第一复位线Ref1、数据线Data和第二走线12之间的整体排布。
[0160] 在一种可行的实施方式中，结合图2、图16～图19，图16为本发明实施例所提供的显示面板的又一种膜层结构示意图，图17为本发明实施例所提供的显示面板的又一种膜层结构示意图，图18为本发明实施例所提供的显示面板的又一种膜层结构示意图，图19为本发明实施例所提供的显示面板的又一种剖面结构示意图，像素电路2包括至少一个第一晶体管T01，第一晶体管T01的有源层包括硅半导体材料，例如，第一晶体管T01可以为低温多晶硅(Low Temperature Poly‑Silicon，LTPS)晶体管。
[0161] 显示面板还包括遮光金属层m0和位于遮光金属层m0远离衬底1一侧的硅半导体层sl，第一晶体管T01的有源层位于硅半导体层sl。
[0162] 遮光金属层m0包括第一遮挡部18，在垂直于衬底1所在平面的方向上，第一遮挡部18与第一晶体管T01的有源层的沟道至少部分交叠。
[0163] 第一信号线15包括与第一遮挡部18电连接的第一子信号线19，第一子信号线19位于遮光金属层m0。进一步地，遮光金属层m0还可以包括第二子信号线20，第二子信号线20沿第二方向y延伸，且与第一子信号线19电连接。
[0164] 第一晶体管T01包括数据写入晶体管T2、第一发光控制晶体管T3和第二发光控制晶体管T6。其中，第二发光控制晶体管T6的栅极与第二发光控制线Emit2电连接，第二发光控制晶体管T6的第一极与驱动晶体管T1的第一极电连接，第二发光控制晶体管T6的第二极与发光元件50的第一极电连接。
[0165] 在垂直于衬底1所在平面的方向上，部分第一遮挡部18与数据写入晶体管T2的有源层的沟道至少部分交叠，和/或，部分第一遮挡部18与第一发光控制晶体管T3的有源层的沟道至少部分交叠，和/或，部分第一遮挡部18与第二发光控制晶体管T6的有源层的沟道至少部分交叠。
[0166] 第一晶体管T01的有源层包括硅半导体材料，对光比较敏感。当有光线照射到第一晶体管T01的有源层的沟道上时，可能会产生光生载流子，从而导致漏电流增加。第一遮挡部18可以阻挡大部分光线，减少光生漏电流，提高晶体管的性能和稳定性。
[0167] 设置第一遮挡部18后，若多个第一遮挡部18彼此独立，第一遮挡部18上没有信号，处于浮置状态，该种浮置的金属容易积累静电，当积累的电荷达到一定程度时，一是可能会突然放电，对周围的电路元件造成损害，二是积累的电荷也可能会改变浮置金属的电位，进而影响与之相邻的电路元件的工作状态。
[0168] 为此，在本发明实施例中，还通过第一子信号线19和第二子信号线20将多个第一遮挡部18连接起来，第一子信号线19上传输有恒压信号，例如，第一子信号线19可以与第一电源线PVDD1电连接(图中未示意)，传输有正性电源信号，以避免第一遮挡部18浮置。
[0169] 进一步地，第一子信号线19可以作为第一信号线15，与第一走线11相邻设置，从而进一步利用第一子信号线19来减小第一走线11的耦合。
[0170] 在一种可行的实施方式中，结合图2、图8和图17，像素电路2还包括第一发光控制晶体管T3，第一发光控制晶体管T3分别与第一电源线PVDD1和驱动晶体管T1的第二极电连接，第一电源线PVDD1沿第二方向y延伸。第一信号线15还包括与第一电源线PVDD1电连接的第二电源线PVDD2，在垂直于衬底1所在平面的方向上，至少一条第一子信号线19与第二电源线PVDD2交叠。
[0171] 和/或，像素电路2还包括复位晶体管T4，复位晶体管T4分别与第一复位线Ref1和发光元件50的第一极电连接，第一复位线Ref1沿第二方向y延伸。第一信号线15还包括与第一复位线Ref1电连接的第二复位线Ref2，在垂直于衬底1所在平面的方向上，至少一条第一子信号线19与第二复位线Ref2交叠。
[0172] 和/或，显示面板还包括发光元件50，发光元件50的第二极与第三电源线PVEE1电连接，第三电源线PVEE1沿第二方向y延伸。第一信号线15还包括与第三电源线PVEE1电连接的第四电源线PVEE2，在垂直于衬底1所在平面的方向上，至少一条第一子信号线19与第四电源线PVEE2交叠。
[0173] 本发明实施例的附图是以部分第一子信号线19与第二复位线Ref2交叠，其余部分第一子信号线19与第四电源线PVEE2交叠为例进行的示意。
[0174] 将第一子信号线19设置为与第二电源线PVDD2、第二复位线Ref2和第四电源线PVEE2中的至少一者交叠，第一子信号线19的位置是与第二电源线PVDD2、第二复位线Ref2或第四电源线PVEE2的位置存在一定的重合，这样可以增大透光面积，减小显示面板中的金属对外界环境光的反射，进而有效降低面板反射率。
[0175] 进一步地，再次参见图18和图19，第二复位线Ref2和第四电源线PVEE2均与驱动晶体管T1的顶栅极同层设置，也就是第二复位线Ref2和第四电源线PVEE2位于第二金属层mg。
[0176] 在垂直于衬底1所在平面的方向上，至少一条第一子信号线19与第二复位线Ref2重叠，和/或，至少一条第一子信号线19与第四电源线PVEE2重叠。
[0177] 相比于硅半导体层sl和第一金属层mc，沿垂直于衬底1所在平面的方向，第二金属层mg与遮光金属层m0相距更远，因此，当第二复位线Ref2和第四电源线PVEE2位于第二金属层mg时，通过使第一子信号线19与第二复位线Ref2或第四电源线PVEE2重叠，在减小遮光面积的同时，还可以减小第一子信号线19对第一发光控制信号线Emit1的耦合。
[0178] 在一种可行的实施方式中，如图20和图21所示，图20为本发明实施例所提供的显示面板的又一种膜层结构示意图，图21为图20沿A1‑A2方向的一种剖视图，显示面板还包括第一金属层mc、位于第一金属层mc远离衬底1一侧的第二金属层mg和位于第二金属层mg远离衬底1一侧的第三金属层m2。
[0179] 其中，氧化物半导体层ol位于第一金属层mc与第二金属层mg之间。驱动晶体管T1的底栅极位于第一金属层mc，驱动晶体管T1的顶栅极位于第二金属层mg。
[0180] 第三金属层m2包括第二遮挡部21，在垂直于衬底1所在平面的方向上，第二遮挡部21与驱动晶体管T1的有源层的沟道至少部分交叠。
[0181] 驱动晶体管T1的有源层包括氧化物半导体材料，驱动晶体管T1的有源层的沟道被光照射后，会产生电子‑空穴对，也即光生载流子，这会增加沟道中的载流子浓度，进而影响晶体管的导电性能。
[0182] 为此，本发明实施例设置了第二遮挡部21，第二遮挡部21可以对光进行遮挡，例如对外界环境光进行遮挡，或是对发光元件所发射的朝着衬底一侧传输的光进行遮挡，进而避免光照射到驱动晶体管T1的有源层的沟道上，进而有助于提高驱动晶体管T1的器件稳定性。
[0183] 进一步地，在垂直于衬底所在平面的方向上，第二遮挡部21覆盖驱动晶体管T1的顶栅极，且第二遮挡部21的边缘与驱动晶体管T1的顶栅极的边缘之间具有间隔，即，第二遮挡部21的覆盖面积要大于驱动晶体管T1的顶栅极的覆盖面积。驱动晶体管T1的顶栅极虽然位于驱动晶体管T1的沟道上方，可以遮挡一部分光线。但受其尺寸限制，驱动晶体管T1的顶栅极难以遮挡斜向传输的光，使一部分斜向光线仍照射到驱动晶体管T1的沟道上。而通过在顶栅极上方进一步设置遮挡面积更大的第二遮挡部21，可以利用第二遮挡部21遮挡较多的斜向传输的光，更大程度地避免驱动晶体管T1的沟道被光照射。
[0184] 进一步地，结合图2和图20，像素电路2还包括存储电容Cst，存储电容Cst的第一极板c1与驱动晶体管T1的顶栅极电连接，存储电容Cst的第二极板c2与发光元件50的第一极(图中未示意)电连接。其中，第二遮挡部21与第二极板c2电连接。
[0185] 如前所述，浮置的金属容易积累静电，一是存在突然放电，损伤周围电路元件的风险，二是浮置金属的电位容易发生改变，进而容易影响与之相邻的电路元件的工作状态。对此，在本发明实施例中，可以将第二遮挡部21设置为与第二极板c2电连接，使第二遮挡部21接收第二极板c2上的信号。
[0186] 一方面，第二极板c2与第二遮挡部21相距较近，二者连接比较方便，另一方面，驱动晶体管T1的顶栅极的电位稳定性对像素电路2工作可靠性的影响更大，本发明实施例未将第二遮挡部21连接至驱动晶体管T1的顶栅极，而是选择连接至了第二极板c2，可以避免对驱动晶体管T1的顶栅极的电位稳定性产生影响。
[0187] 此外，结合图38～图40，如图22所示，图22为本发明实施例所提供的显示面板的又一种膜层结构示意图，设置第二遮挡部21后，存储电容Cst的第二极板c2可以通过第二遮挡部21和第五连接部22与发光元件50的阳极51(也就是发光元件50的第一极)电连接，其中，第一连接走线10位于第四金属层m3。
[0188] 该种结构下，第二遮挡部21和第五连接部22可以充当第二极板c2与发光元件50之间的辅助连接电极，有助于提高存储电容Cst与发光元件50之间的连接可靠性。
[0189] 在一种可行的实施方式中，如图23所示，图23为本发明实施例所提供的显示面板的又一种膜层结构示意图，像素电路2包括复位晶体管T4，复位晶体管T4的有源层包括氧化物半导体材料，复位晶体管T4的第一极与第一复位线Ref1电连接，复位晶体管T4的第二极与发光元件50的第一极电连接。
[0190] 数据线Data包括电连接的第一线段23和第二线段24，在垂直于衬底1所在平面的方向上，第一线段23与复位晶体管T4的沟道至少部分交叠，第二线段24与复位晶体管T4的沟道无交叠，并且，沿垂直于数据线Data的延伸方向，第一线段23的线宽大于第二线段24的线宽，从而利用更宽的第一线段23来遮挡复位晶体管T4的沟道，降低光照对复位晶体管T4的器件稳定性产生影响。而且，第一线段23较宽，还可以遮挡一部分斜向朝着沟道射入的光，避免斜向光线照射到复位晶体管T4的沟道上。
[0191] 该种结构并没有再利用其它膜层形成额外的遮挡结构来遮挡复位晶体管T4，而是仅对数据线Data的局部位置进行了加宽设计，进而利用加宽的这部分数据线Data来遮挡复位晶体管T4。一是膜层设计更加简单，二是用来遮挡沟道的这部分膜层上传输有数据电压，不会浮置，进而避免产生静电积累等不良问题。
[0192] 在一种可行的实施方式中，结合图2，再次参见图23，像素电路2还包括阈值补偿晶体管T5和第一发光控制晶体管T3。阈值补偿晶体管T5的第一极与驱动晶体管T1的第二极电连接，阈值补偿晶体管T5的第二极与驱动晶体管T1的顶栅极电连接。第一发光控制晶体管T3的第一极与第一电源线PVDD1电连接，第一发光控制晶体管T3的第二极与驱动晶体管T1的第二极电连接。
[0193] 其中，阈值补偿晶体管T5的第一极和第一发光控制晶体管T3的第二极之间通过第二连接线25电连接。
[0194] 第二连接线25包括电连接的第三线段26和第四线段27，在垂直于衬底1所在平面的方向上，第三线段26与阈值补偿晶体管T5的沟道至少部分交叠，第四线段27与阈值补偿晶体管T5的沟道无交叠，并且，沿垂直于第二连接线25的延伸方向，第三线段26的线宽大于第四线段27的线宽，从而利用更宽的第三线段26来遮挡阈值补偿晶体管T5的沟道，降低光照对阈值补偿晶体管T5的器件稳定性产生影响。
[0195] 与前述数据线Data遮挡复位晶体管T4类似，该种结构也是没有利用其它膜层形成额外的遮挡结构来遮挡阈值补偿晶体管T5，而是仅对第二连接线25的局部位置进行了加宽设计，进而利用加宽的这部分遮挡阈值补偿晶体管T5。一是膜层设计更加简单，二是用来遮挡沟道的这部分膜层上传输有电压，不会浮置，进而避免产生静电积累等不良问题。
[0196] 在一种可行的实施方式中，结合图2、图6和图41，如图24～图26所示，图24为本发明实施例所提供的显示面板的又一种结构示意图，图25为本发明实施例所提供的显示面板的又一种膜层结构示意图，图26为图25沿B1‑B2方向的一种剖视图，像素电路2还包括至少一个第二晶体管T02，第二晶体管T02的有源层包括氧化物半导体材料，且第二晶体管T02的顶栅极和底栅极均与同一扫描线电连接。
[0197] 示例性的，第二晶体管T02包括复位晶体管T4，复位晶体管T4的顶栅极和底栅极均第二扫描线SPX电连接。和/或，第二晶体管T02包括阈值补偿晶体管T5，阈值补偿晶体管T5的顶栅极和底栅极均第三扫描线SN电连接。
[0198] 对于沿垂直于数据线Data延伸方向相邻的两个所述像素电路2，两个像素电路2中与同一扫描线电连接的两个第二晶体管T02相邻设置，也就是这两个第二晶体管T02之间未间隔其它的晶体管。并且，这两个第二晶体管T02的顶栅极之间通过第一连接部28连接、底栅极之间通过第二连接部29连接。
[0199] 第一连接部28与第二晶体管T02的顶栅极同层设置，第二连接部29与第二晶体管T02的底栅极同层设置，第一连接部28与第二连接部29之间通过第一过孔30电连接。
[0200] 如此设置，与同一扫描线电连接的两个第二晶体管T02在实现顶栅极与底栅极的连接时，仅需设置一个过孔，极大地节省了过孔数量，减少了过孔所需占用的版图空间。
[0201] 进一步地，再次参见图25和图26，第一过孔30与第二晶体管T02的有源层之间的距离k1大于或等于2μm，以保证第一过孔30与第二晶体管T02的有源层之间间隔足够距离，防止过孔形貌对第二晶体管T02的器件特性的影响。
[0202] 在一种可行的实施方式中，再次参见图24和图25，显示面板还包括像素电路组13，像素电路组13包括沿垂直于数据线Data延伸方向相邻设置的两个像素电路2。
[0203] 像素电路2还包括复位晶体管T4，复位晶体管T4为第二晶体管T02，复位晶体管T4的顶栅极和底栅极均与第二扫描线SPX电连接，复位晶体管T4的第一极与第一复位线Ref1电连接，复位晶体管T4的第二极与发光元件50的第一极电连接。
[0204] 像素电路组13中两个像素电路2中的复位晶体管T4相邻设置。此时，像素电路组13中的两个复位晶体管T4的栅极(包括顶栅极和底栅极)仅需通过一个第一过孔30就可实现与第二扫描线SPX的连接，无需针对两个复位晶体管T4分别设置两个过孔，大幅节省了打孔数量。
[0205] 和/或，像素电路2还包括阈值补偿晶体管T5，阈值补偿晶体管T5为第二晶体管T02，阈值补偿晶体管T5的顶栅极和底栅极均与第三扫描线SN电连接，阈值补偿晶体管T5的第一极与驱动晶体管T1的第二极电连接，阈值补偿晶体管T5的第二极与驱动晶体管T1的顶栅极电连接。
[0206] 相邻像素电路组13中相邻的两个像素电路2中的阈值补偿晶体管T5相邻设置。此时，相邻像素电路组13中相邻的两个阈值补偿晶体管T5的栅极(包括顶栅极和底栅极)也仅需通过一个第一过孔30就可实现与第三扫描线SN的连接，无需针对两个阈值补偿晶体管T5分别设置两个过孔，大幅节省了打孔数量。
[0207] 在一种可行的实施方式中，参见图2和图25，像素电路2还包括至少一个第二晶体管T02，第二晶体管T02的有源层包括氧化物半导体材料。
[0208] 第二晶体管T02的顶栅极和底栅极与同一条扫描线电连接，第二晶体管T02的顶栅极或底栅极与扫描线同层设置且复用为扫描线的一部分，从而简化第二晶体管T02与扫描线之间的连接设计。
[0209] 进一步地，参见图2和图25，显示面板还包括第一金属层mc、位于第一金属层mc远离衬底1一侧的第二金属层mg。第二晶体管T02的底栅极位于第一金属层mc，第二晶体管T02的顶栅极位于第二金属层mg。
[0210] 像素电路2还包括复位晶体管T4和阈值补偿晶体管T5，复位晶体管T4和阈值补偿晶体管T5均为第二晶体管T02。其中，复位晶体管T4的顶栅极和底栅极均与第二扫描线SPX电连接，阈值补偿晶体管T5的顶栅极和底栅极均与第三扫描线SN电连接。第二扫描线SPX和第三扫描线SN中的一者位于第一金属层mc、另一者位于第二金属层mg，从而简化复位晶体管T4与第二扫描线SPX之间的连接设计，以及简化阈值补偿晶体管T5与第三扫描线SN之间的连接设计。
[0211] 示例性的，结合图35和图37，在一种结构中，第二扫描线SPX位于第一金属层mc，第三扫描线SN位于第二金属层mg。此时，第二扫描线SPX和第三扫描线SN位于不同的金属层，二者的空间距离会更大，因而还可以更大程度地降低二者之间的耦合。
[0212] 在一种可行的实施方式中，结合图35，如图27所示，图27为本发明实施例所提供的显示面板的又一种膜层结构示意图，像素电路2还包括存储电容Cst，存储电容Cst的第一极板c1与驱动晶体管T1的顶栅极电连接，存储电容Cst的第二极板c2与发光元件50的第一极电连接(图中未示意)，其中，第二极板c2与驱动晶体管T1的底栅极同层设置，也就是位于第一金属层mc。
[0213] 驱动晶体管T1的顶栅极g1通过第三连接部31和第四连接部32与第一极板c1电连接，第三连接部31与驱动晶体管T1的顶栅极g1同层设置，第四连接部32与第一极板c1同层设置。
[0214] 采用上述连接方式，驱动晶体管T1的顶栅极和第三连接部31之间、以及第一极板c1与第四连接部32之间均无需通过过孔连接，仅需要在第三连接部31和第四连接部32之间设置一个过孔，即可实现驱动晶体管T1与存储电容Cst之间的连接，打孔数量较少。
[0215] 需要说明的是，在实际结构中，驱动晶体管T1的顶栅极和第三连接部31为一整块连通的金属，二者之间并不存在实际的分界线。在本发明实施例中，可以将这一整块金属中与驱动晶体管T1的沟道重叠的这部分划分为驱动晶体管T1的顶栅极，然后将其它朝着存储电容Cst延伸的这一部分划分为是第三连接部31。
[0216] 同理，在实际结构中，第四连接部32与第一极板c1也为一整块连通的金属，在本发明实施例中，可以将这一整块金属中沿第一方向x朝着第三连接部31延伸的、呈近似线状的部分划分为第四连接部32，将其它的与第二极板c2交叠的部分划分为第一极板c1。
[0217] 在一种可行的实施方式中，再次参见图27，第二极板c2包括相对的第一边缘33和第二边缘34，第一边缘33和第二边缘34可沿第一方向x排列。在垂直于衬底1所在平面的方向上，第四连接部32与第一边缘33和第二边缘34交叠。
[0218] 即，在垂直于衬底1所在平面的方向上，存储电容Cst的第二极板c2除了与第一极板c1存在交叠外，还会与第四连接部32也存在交叠。此时，存储电容Cst的电容值与第二极板c2和第一极板c1、第四连接部32之间的总的正对面积相关，这样可以使存储电容Cst的电容值更大，存储电容Cst能更好的稳定住像素电路2中的节点电位。
[0219] 第四连接部32在第一边缘33远离第二边缘34的一侧与第三连接部31电连接，并且，沿第一边缘33和第二边缘34的排列方向，第四连接部32的边缘位于第二边缘34远离第一边缘33的一侧，且与第二边缘34之间具有间隔。
[0220] 第四连接部32在第一边缘33远离第二边缘34的一侧与第三连接部31连接，意味着第四连接部32会在第一边缘33远离第二边缘34的一侧凸出于第二极板c2。通过使第四连接部32进一步在第二边缘34远离第一边缘33的一侧也凸出于第二极板c2，即使因工艺精度等原因导致第四连接部32和/或第二极板c2的位置沿第一方向x发生偏移，也能仍保证第二极板c2与第四连接部32和第一极板c1的总的正对面积不变，进而避免影响存储电容Cst的电容值。
[0221] 在本发明实施例中，为了给第四连接部32和第二极板c2的工艺精度留有足够的余量，沿第一方向x，第二边缘34和与其相邻的第四连接部32的边缘之间的距离k2可以大于或等于0.6μm且小于或等于2μm。
[0222] 在一种可行的实施方式中，再次参见图27，第三连接部31在衬底1所在平面上的正投影，与第二极板c2在显示面板所在平面上的正投影之间具有间隔，从而避免因工艺精度等原因导致第三连接部31和/或第二极板c2的位置沿第一方向x发生偏移时，使第二极板c2与第三连接部31交叠，影响存储电容Cst的电容值。
[0223] 在本发明实施例中，为了给第四连接部32和第二极板c2的工艺精度留有足够的余量，沿第一方向x，第三连接部31和第二极板c2之间的最小距离k3可以大于或等于0.8μm，。
[0224] 在一种可行的实施方式中，如图28所示，图28为本发明实施例所提供的显示面板的又一种结构示意图，显示区4还包括第三走线35和第四走线36，第三走线35与第一走线11同向延伸且同层设置，第四走线36与第二走线12同向延伸且同层设置。因数据线Data所连接的第一走线11和第二走线12通常仅在显示区4中靠近第一非显示区8的局部区域进行设置，非整面分布，因此，本发明实施例还可设置一些第三走线35和第四走线36，以保证刻蚀均一性。
[0225] 而为了避免对连接走线10上数据信号的正常传输造成影响，至少一条第三走线35与第一走线11之间具有第一断口37，至少一条第四走线36与第二走线12之间具有第二断口38。
[0226] 如图29所示，图29为本发明实施例所提供的显示面板的又一种膜层结构示意图，显示面板还包括发光元件50，发光元件50包括阳极51，发光元件50的阳极51也可以理解为是前面所述的发光元件50的第一极。
[0227] 在垂直于显示面板所在平面的方向上，至少部分阳极51与第一断口37交叠，和/或，至少部分阳极51与第二断口38交叠。
[0228] 因断口位置处和非断口位置处的金属膜层设计不同，因而会导致两种位置处对环境光的反射程度不均一。为此，本发明实施例在设计阳极51位置和断口位置时，可以让二者位置相匹配，使阳极51能够遮挡住断口，进而提高显示面板的反射均一性。
[0229] 下面，本发明实施例以图2所示的像素电路2的电路结构为例，对像素电路2的结构及工作过程进行说明。
[0230] 像素电路2包括：
[0231] 驱动晶体管T1，驱动晶体管T1的有源层包括氧化物半导体材料且驱动晶体管T1为双栅结构，驱动晶体管T1的顶栅极与第一节点N1电连接，驱动晶体管T1的第一极与第二节点N2电连接，驱动晶体管T1的底栅极和第二极均与第三节点N3电连接。
[0232] 数据写入晶体管T2，数据写入晶体管T2的有源层包括硅半导体材料，数据写入晶体管T2的栅极与第一扫描线SP电连接，数据写入晶体管T2的第一极与数据线Data电连接，数据写入晶体管T2的第二极与第二节点N2电连接。
[0233] 第一发光控制晶体管T3，第一发光控制晶体管T3的有源层包括硅半导体材料，第一发光控制晶体管T3的栅极与第一发光控制线Emit1电连接，第一发光控制晶体管T3的第一极与第一电源线PVDD1电连接，第一发光控制晶体管T3的第二极与第三节点N3电连接。
[0234] 复位晶体管T4，复位晶体管T4的有源层包括氧化物半导体材料且复位晶体管T4为双栅结构，复位晶体管T4的顶栅极和底栅极均与第二扫描线SPX电连接，复位晶体管T4的第一极与第一复位线Ref1电连接，复位晶体管T4的第二极与第四节点N4电连接。
[0235] 阈值补偿晶体管T5，阈值补偿晶体管T5的有源层包括氧化物半导体材料且阈值补偿晶体管T5为双栅结构，阈值补偿晶体管T5的顶栅极和底栅极均与第三扫描线SN电连接，阈值补偿晶体管T5的第一极与第三节点N3电连接，阈值补偿晶体管T5的第二极与第一节点N1电连接。
[0236] 第二发光控制晶体管T6，第二发光控制晶体管T6的有源层包括硅半导体材料，第二发光控制晶体管T6的栅极与第二发光控制线Emit2电连接，第二发光控制晶体管T6的第一极与第二节点N2电连接，第二发光控制晶体管T6的第二极与第四节点N4电连接。
[0237] 存储电容Cst，存储电容Cst的第一极板c1与第一节点N1电连接，存储电容Cst的第二极板c2与第四节点N4电连接。
[0238] 其中，第四节点N4还与发光元件50的第一极电连接，发光元件50的第二极与第三电源线PVEE1电连接。
[0239] 如图30所示，图30为图2对应的一种时序图，像素电路2的驱动周期包括第一时段t1～第七时段t7。
[0240] 在第一时段t1，第一扫描线SP提供高电平控制数据写入晶体管T2截止，第二扫描线SPX提供高电平控制复位晶体管T4导通，第三扫描线SN提供高电平控制阈值补偿晶体管T5导通，第一发光控制线Emit1提供低电平控制第一发光控制晶体管T3导通，第二发光控制线Emit2提供高电平控制第二发光控制晶体管T6截止。
[0241] 在该时段，第一电源线PVDD1提供的正性电源电压经过第一发光控制晶体管T3和阈值补偿晶体管T5写入第一节点N1，对第一节点N1进行复位，第一复位线Ref1提供的复位电压经过复位晶体管T4写入第四节点N4，对发光元件50的第一极进行复位。
[0242] 在第二时段t2，第一扫描线SP提供高电平控制数据写入晶体管T2截止，第二扫描线SPX提供高电平控制复位晶体管T4导通，第三扫描线SN提供高电平控制阈值补偿晶体管T5导通，第一发光控制线Emit1提供高电平控制第一发光控制晶体管T3截止，第二发光控制线Emit2提供高电平控制第二发光控制晶体管T6截止。
[0243] 在该时段，正性电源电压停止写入第一节点N1，复位电压继续对发光元件50的第一极进行复位。
[0244] 在第三时段t3，第一扫描线SP提供低电平控制数据写入晶体管T2导通，第二扫描线SPX提供高电平控制复位晶体管T4导通，第三扫描线SN提供高电平控制阈值补偿晶体管T5导通，第一发光控制线Emit1提供高电平控制第一发光控制晶体管T3截止，第二发光控制线Emit2提供高电平控制第二发光控制晶体管T6截止。
[0245] 在该时段，数据线Data提供的数据电压通过数据写入晶体管T2和驱动晶体管T1写入第一节点N1，并对驱动晶体管T1进行阈值补偿，复位电压继续对发光元件50的第一极进行复位。
[0246] 在第四时段t4，第一扫描线SP提供高电平控制数据写入晶体管T2截止，第二扫描线SPX提供高电平控制复位晶体管T4导通，第三扫描线SN提供高电平控制阈值补偿晶体管T5导通，第一发光控制线Emit1提供高电平控制第一发光控制晶体管T3截止，第二发光控制线Emit2提供高电平控制第二发光控制晶体管T6截止。
[0247] 在该时段，数据电压停止写入第一节点N1，复位电压继续对发光元件50的第一极进行复位。
[0248] 在第五时段t5，第一扫描线SP提供高电平控制数据写入晶体管T2截止，第二扫描线SPX提供高电平控制复位晶体管T4导通，第三扫描线SN提供低电平控制阈值补偿晶体管T5截止，第一发光控制线Emit1提供高电平控制第一发光控制晶体管T3截止，第二发光控制线Emit2提供高电平控制第二发光控制晶体管T6截止。
[0249] 在该时段，复位电压继续对发光元件50的第一极进行复位。
[0250] 在第六时段t6，第一扫描线SP提供高电平控制数据写入晶体管T2截止，第二扫描线SPX提供低电平控制复位晶体管T4截止，第三扫描线SN提供低电平控制阈值补偿晶体管T5截止，第一发光控制线Emit1提供高电平控制第一发光控制晶体管T3截止，第二发光控制线Emit2提供高电平控制第二发光控制晶体管T6截止。
[0251] 在该时段，复位电压停止写入发光元件50的第一极。
[0252] 在第七时段t7，第一扫描线SP提供高电平控制数据写入晶体管T2截止，第二扫描线SPX提供低电平控制复位晶体管T4截止，第三扫描线SN提供低电平控制阈值补偿晶体管T5截止，第一发光控制线Emit1提供的电位由高电平跳变为低电平，控制第一发光控制晶体管T3导通，第二发光控制线Emit2提供低电平控制第二发光控制晶体管T6导通。
[0253] 在该时段，驱动电流流入发光元件50，驱动发光元件50发光。
[0254] 在传统的像素电路2中，需要分别设置两个复位晶体管T4来对第一节点N1和第四节点N4进行分别复位。而在本发明实施例所提供的像素电路2的结构中，第一节点N1的复位可利用第一发光控制晶体管T3和阈值补偿晶体管T5将正性电源电压写入第一节点N1实现，因此无需针对第一节点N1的复位再设置其它的晶体管，像素电路2中仅需设置一个用于对第四节点N4进行复位的晶体管即可。该种像素电路2中晶体管的数量减少，像素电路2所占用的版图面积减小，更有利于提高显示面板的像素密度。
[0255] 结合上述对像素电路2结构的具体说明，本发明下面以图31所示意的膜层结构为例，通过对其包含的每个膜层进行拆解，以对本发明实施例中所涉及的各个结构所在的膜层位置进行更加清楚的说明。
[0256] 如图31～图45所示，图31为本发明实施例所提供的显示面板的又一种膜层结构示意图，图32为图31对应的遮光金属层m0的结构示意图，图33为图31对应的硅半导体层sl的结构示意图，图34为图31对应的第五金属层m1的结构示意图，图35为图31对应的第一金属层mc的结构示意图，图36为图31对应的氧化物半导体层ol的结构示意图，图37为图31对应的第二金属层mg的结构示意图，图38为图31对应的第三金属层m2的结构示意图，图39为图31对应的第四金属层m3的结构示意图，图40为图31对应的阳极51的结构示意图，图41为图
31对应的第五金属层m1、第二金属层mg和第三金属层m2的结构示意图，图42为图31对应的硅半导体层sl、第五金属层m1、第一金属层mc和第三金属层m2的结构示意图，图43为图31对应的氧化物半导体层ol、第二金属层mg和第三金属层m2的结构示意图，图44为图31对应的遮光金属层m0、硅半导体层sl、第五金属层m1、第一金属层mc、氧化物半导体层ol、第二金属层mg和第三金属层m2的结构示意图，图45为图31对应的第三金属层m2和第四金属层m3的结构示意图，图46为图31对应的第四金属层m3和阳极51的结构示意图。
[0257] 显示面板包括衬底1和沿远离衬底1方向层叠设置的遮光金属层m0、硅半导体层sl、第五金属层m1、第一金属层mc、氧化物半导体层ol、第二金属层mg、第三金属层m2和第四金属层m3。
[0258] 参见图32，遮光金属层m0可以包括第一遮挡部18、第一子信号线19和第二子信号线20。
[0259] 参见图33，硅半导体层sl可以包括数据写入晶体管T2的有源层、第一发光控制晶体管T3的有源层和第二发光控制晶体管T6的有源层。
[0260] 参见图34，第五金属层m1可以包括第一发光控制线Emit1、第一扫描线SP、第一发光控制晶体管T3的栅极、第二发光控制晶体管T6的栅极、数据写入晶体管T2的栅极、存储电容Cst的第一极板c1和第四连接部32。
[0261] 参见图35，第一金属层mc可以包括第二电源线PVDD2、第二扫描线SPX、驱动晶体管T1的底栅极、复位晶体管T4的底栅极、阈值补偿晶体管T5的底栅极、第二连接部29和存储电容Cst的第二极板c2。
[0262] 参见图36，氧化物半导体层ol可以包括驱动晶体管T1的有源层、复位晶体管T4的有源层和阈值补偿晶体管T5的有源层。
[0263] 参见图37，第二金属层mg可以包括第二发光控制线Emit2、第三扫描线SN、第四电源线PVEE2、第二复位线Ref2、驱动晶体管T1的顶栅极、复位晶体管T4的顶栅极、阈值补偿晶体管T5的顶栅极和第一连接部28。
[0264] 参见图38，第三金属层m2可以包括第一走线11、第一遮光部21和第二连接线25。
[0265] 参见图39，第四金属层m3可以包括数据线Data、第二走线12、第一电源线PVDD1、第一复位线Ref1、第三电源线PVEE1和第五连接部22。
[0266] 基于同一发明构思，本发明实施例还提供了一种显示装置，如图47所示，图47为本发明实施例所提供的显示装置的一种结构示意图，该显示装置包括上述显示面板100。当然，图47所示的显示装置仅仅为示意说明，该显示装置可以是例如手机、平板计算机、笔记本电脑、电纸书或电视机等任何具有显示功能的电子设备。
[0267] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
[0268] 最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
