[0001] 本公开的实施例的方面涉及显示设备及其制造方法。

[0002] 近来，随着对信息显示兴趣的增加，已经不断地进行了对显示设备的研究和开发。

[0037] 在下文中，将参考附图更详细地描述本公开的实施例。

[0038] 将理解，当元件或层被称为在另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在另一元件或层上、直接连接到或直接联接到另一元件或层，或者也可以存在一个或更多居间元件或层。当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在居间元件或层。例如，当第一元件被描述为“联接”或“连接”到第二元件时，第一元件可以直接联接到或直接连接到第二元件，或者第一元件可以经由一个或更多居间元件间接联接到或间接连接到第二元件。

[0039] 在附图中，为了说明清楚，可能夸大各种元件、层等的尺寸。相同的附图标记表示相同的元件。如本文中所用，术语“和/或”包括相关列出项目中的一个或更多的任何和所有组合。此外，当描述本公开的实施例时“可以”的使用涉及“本公开的一个或更多实施例”。诸如“……中的至少一个”和“……中的任何一个”的表述，当在元素列表之前时，修饰整个列表的元素而不是修饰该列表中的个别元素。例如，表述“a、b和c中的至少一个”指示：仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、a、b和c的全部、或其变型。如本文中所用，术语“使用”可分别认为与术语“利用”同义。如本文中所用，术语“基本上”、“约”和相似术语用作近似术语而不用作程度术语，并且旨在解释本领域普通技术人员将认识到的、测量值或计算值的固有变差。

[0040] 将理解，尽管可以在本文中使用术语第一、第二、第三等来描述各种元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分不应受到这些术语的限制。这些术语用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。因此，在没有背离示例性实施例的教导的情况下，下面讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分。

[0041] 为了易于描述，诸如“下方”、“下面”、“下”、“上面”、“上”等的空间相对术语可以在本文中被使用，以描述如附图中所示的一个元件或特征与另一个(另外的)元件或特征的关系。将理解，除了附图中描绘的取向之外，空间相对术语旨在包括设备在使用或操作中的不同取向。例如，如果附图中的设备翻转，则描述为在其他元件或特征“下面”或“下方”的元件将随之在其他元件或特征“上面”或“之上”取向。因此，术语“下面”可以包括上面和下面两种取向。设备可以以其他方式取向(旋转90度或处于其他取向)，并且本文中所用的空间相对描述语应当被相应地解释。

[0042] 本文中使用的术语用于描述本公开的实施例的目的，并且不是旨在限制本公开。如本文中所用，除非上下文清楚地另有指示，否则单数形式“一个”和“一种”旨在也包括复数形式。还将理解，术语“包括”、“包括有”、“包含”和/或“包含有”，当在本说明书中使用时，指定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或更多其他的特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。

[0043] 图1是示出根据本公开的实施例的显示设备的示意性平面图。

[0044] 参考图1，显示面板DP(或显示设备DD)可以设置成各种形状，例如，具有两对彼此平行的边的矩形板形状，但不限于此。当显示面板DP具有矩形板形状时，两对边之中的一对边可以比另一对边长。

[0045] 显示面板DP的至少一部分可以是柔性的，并且可以在柔性部分处折叠，但不限于此。

[0046] 显示面板DP可以显示图像。显示面板DP可以是能够(或配置用于)自发射的显示面板(例如，可以是自发射显示面板)，诸如使用有机发光二极管作为发光元件的有机发光二极管(OLED)显示面板(或OLED面板)、使用超小型发光二极管作为发光元件的超小型发光二极管显示面板(微型LED或纳米LED显示面板)、以及使用量子点和有机发光二极管的量子点有机发光显示面板(QD OLED面板)。此外，显示面板DP可以是非发射(或非自发射)显示面板，诸如液晶显示面板(LCD面板)、电泳显示面板(EPD面板)和电润湿显示面板(EWD面板)。当显示面板DP是非发射显示面板时，显示设备DD可以包括用于向显示面板DP供应光的背光单元。然而，本公开不限于此，并且显示面板DP可以包括具有无机半导体的无机发光元件。

[0047] 显示面板DP可以包括衬底SUB和设置在衬底SUB上的像素PXL。

[0048] 衬底SUB可以包括透射光的透明绝缘材料。衬底SUB可以是刚性衬底或柔性衬底。刚性衬底可以是例如玻璃衬底、石英衬底、玻璃陶瓷衬底和结晶玻璃衬底中的一种。

[0049] 柔性衬底可以是膜衬底和包括聚合有机材料的塑料衬底中的一种。例如，柔性衬底可以包括聚苯乙烯、聚乙烯醇、聚甲基丙烯酸甲酯、聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯、三乙酸纤维素和乙酸丙酸纤维素中的至少一种。

[0050] 显示设备DD可以具有各种形状。例如，显示设备DD可以具有矩形形状，但不限于此。例如，显示设备DD可以具有圆形形状或椭圆形形状。此外，显示设备DD可以包括直角和/或圆角。为了方便起见，在图1中，作为示例示出了具有矩形板形状的显示设备DD。此外，在图1中，显示设备DD的短边的延伸方向(例如，水平方向)指示为第一方向DR1，并且长边的延伸方向(例如，垂直方向)指示为第二方向DR2。

[0051] 衬底SUB(和显示设备DD)可以具有用于显示图像的显示区域DA和排除显示区域DA(除显示区域DA以外)的外围区域PA(或非显示区域)。衬底SUB可以具有(或可以限定)显示区域DA和外围区域PA，其中，显示区域DA包括其中设置每个像素PXL的像素区域，外围区域PA设置在显示区域DA周围(或邻近显示区域DA设置)。

[0052] 外围区域PA可以邻近显示区域DA定位。外围区域PA可以设置在显示区域DA的至少一侧。例如，外围区域PA可以围绕显示区域DA的周边(或边缘或外围)。在实施例中，外围区域PA可以是显示设备DD的边框区域。

[0053] 像素PXL可以在衬底SUB上设置在显示区域DA中。外围区域PA可以设置在显示区域DA周围。外围区域PA可以具有用于保护设置在显示区域DA中的像素PXL和相关部件的结构，但不限于此。例如，可以在外围区域PA中设置连接到每个像素PXL的线单元和连接到线单元并驱动像素PXL的驱动器。

[0054] 像素PXL可以包括多个像素(或子像素)。例如，像素PXL可以包括第一子像素SPX1、第二子像素SPX2和第三子像素SPX3。第一子像素SPX1、第二子像素SPX2和第三子像素SPX3可以顺序设置在第一方向DR1上。然而，本公开不限于此，并且第一子像素SPX1、第二子像素SPX2和第三子像素SPX3可以顺序设置在与第一方向DR1交叉的第二方向DR2上。

[0055] 第一子像素SPX1至第三子像素SPX3可以发射具有不同颜色的光。例如，第一子像素SPX1可以是用于发射红光的红色子像素，第二子像素SPX2可以是用于发射绿光的绿色子像素，并且第三子像素SPX3可以是用于发射蓝光的蓝色子像素。然而，配置像素PXL的像素(或子像素)的颜色、类型、数量等没有特别限制。例如，从第一子像素SPX1至第三子像素SPX3中的每个发射的光的颜色可以各种改变。

[0056] 在下文中，当第一子像素SPX1至第三子像素SPX3被总体地命名时，第一子像素SPX1至第三子像素SPX3被称为像素PXL。

[0057] 可以设置多个像素PXL，并且多个像素PXL可以沿着在第一方向DR1上延伸的行和在第二方向DR2上延伸的列以矩阵形式布置。像素PXL的布置形式没有特别限制，并且当设置多个像素PXL时，多个像素PXL可以设置成具有不同的面积(或尺寸)。例如，在像素PXL(或子像素)发射不同颜色的发射光的实施例中，像素PXL(或子像素)可以以不同的面积(或尺寸)设置，或者可以针对每个颜色具有不同的形状。

[0058] 驱动器可以通过经由线单元向每个像素PXL提供信号和功率(例如，预定信号和预定功率)来控制像素PXL的驱动。

[0059] 图2是示出根据本公开的实施例的包括在图1中所示的显示设备中的子像素的电路图。

[0060] 图2中所示的子像素SPX可以是图1中所示的子像素SPX1至SPX3中的任何一个，并且布置在显示设备DD的显示区域DA中的子像素SPX1至SPX3中的每个可以彼此基本上相同或相似地配置。

[0061] 在图2中，为了方便起见，示出了定位在第i像素行(或第i水平行)和第j像素列中的子像素SPX(其中i和j是大于0的自然数)。

[0062] 参考图2，子像素SPX可以包括产生具有与数据信号相对应的亮度的光的发光单元EMU。此外，子像素SPX还可以选择性地包括用于驱动发光单元EMU的像素电路PXC。

[0063] 发光单元EMU可以包括并联连接在第一电源线PL1和第二电源线PL2之间的多个发光元件LD，第一电源线PL1连接到第一驱动电源VDD并且第一驱动电源VDD的电压施加到第一电源线PL1，第二电源线PL2连接到第二驱动电源VSS并且第二驱动电源VSS的电压施加到第二电源线PL2。例如，发光单元EMU可以包括第一像素电极ELT1、第二像素电极ELT2和多个发光元件LD，第一像素电极ELT1经由像素电路PXC和第一电源线PL1连接到第一驱动电源VDD，第二像素电极ELT2通过第二电源线PL2连接到第二驱动电源VSS，多个发光元件LD在相同的方向上并联连接在第一像素电极ELT1和第二像素电极ELT2之间。在实施例中，第一像素电极ELT1可以是阳极，并且第二像素电极ELT2可以是阴极。

[0064] 包括在发光单元EMU中的发光元件LD中的每个可以具有通过第一像素电极ELT1连接到第一驱动电源VDD的一个端部和通过第二像素电极ELT2连接到第二驱动电源VSS的另一个端部。第一驱动电源VDD和第二驱动电源VSS可以具有不同的电势。例如，第一驱动电源VDD可以设定为高电位电源，并且第二驱动电源VSS可以设定为低电位电源。在像素PXL的发射周期期间，第一驱动电源VDD和第二驱动电源VSS之间的电势差可以设定为大于或等于发光元件LD的阈值电压。

[0065] 如上所述，在相同的方向(例如，正向方向)上并联连接在向其供应不同功率的电压的第一像素电极ELT1和第二像素电极ELT2之间的发光元件LD中的每个可以配置每个有效光源。

[0066] 在实施例中，发光单元EMU的发光元件LD可以发射具有与通过相应的像素电路PXC供应的驱动电流相对应的亮度的光。例如，在每个帧周期期间，与像素电路PXC的相应帧数据的灰度值相对应的驱动电流可以供应到发光单元EMU。供应到发光单元EMU的驱动电流可以被划分并且可以流到发光元件LD中的每个。因此，当每个发光元件LD发射具有与流过其中的电流相对应的亮度的光时，发光单元EMU可以发射具有与驱动电流相对应的亮度的光。

[0067] 在上述实施例中，发光元件LD的两个端部在相同的方向上连接在第一驱动电源VDD和第二驱动电源VSS之间，但本公开不限于此。根据实施例，除了配置每个有效光源的发光元件LD之外，发光单元EMU还可以包括至少一个无效光源，例如反向发光元件LDr。反向发光元件LDr可以与配置有效光源的发光元件LD一起并联连接在第一像素电极ELT1和第二像素电极ELT2之间，并且可以在与发光元件LD相反的方向上连接在第一像素电极ELT1和第二像素电极ELT2之间。即使在第一像素电极ELT1和第二像素电极ELT2之间施加驱动电压(例如，正向驱动电压)，反向发光元件LDr也保持禁用状态，并且因此，电流基本上不流过反向发光元件LDr。

[0068] 像素电路PXC可以连接到像素PXL的扫描线SLi和数据线DLj。此外，像素电路PXC可以连接到像素PXL的控制线CLi和感测线SENLj。例如，当像素PXL设置在显示区域DA中的第i行和第j列中时，像素PXL的像素电路PXC可以连接到第i扫描线SLi、第j数据线DLj、第i控制线CLi和第j感测线SENLj。

[0069] 上述像素电路PXC可以包括第一晶体管T1至第三晶体管T3以及存储电容器Cst。

[0070] 第一晶体管T1可以是用于控制施加到发光单元EMU的驱动电流的驱动晶体管，并且可以连接在第一驱动电源VDD和发光单元EMU之间。第一晶体管T1的第一端子可以通过第一电源线PL1连接到(或接入)第一驱动电源VDD，第一晶体管T1的第二端子可以连接到第二节点N2，并且第一晶体管T1的栅电极可以连接到第一节点N1。第一晶体管T1可以根据施加到第一节点N1的电压来控制通过第二节点N2从第一驱动电源VDD施加到发光单元EMU的驱动电流的量。在实施例中，第一晶体管T1的第一端子可以是漏电极，并且第一晶体管T1的第二端子可以是源电极，但本公开不限于此。根据实施例，第一端子可以是源电极，并且第二端子可以是漏电极。

[0071] 在实施例中，第一晶体管T1还可以选择性地包括底部金属层BML(或背栅电极)。底部金属层BML和第一晶体管T1的栅电极可以彼此重叠，并且栅极绝缘层插置其间。在实施例中，底部金属层BML可以连接到一个电极，例如第一晶体管T1的源电极。

[0072] 在第一晶体管T1包括底部金属层BML的实施例中，可以应用通过向第一晶体管T1的底部金属层BML施加反向偏置电压而在负方向或正方向上移动第一晶体管T1的阈值电压的反向偏置技术(或同步技术)。此外，当底部金属层BML设置在配置(或形成)第一晶体管T1的沟道的半导体图案下以阻挡入射到半导体图案的光时，可以稳定第一晶体管T1的操作特性。

[0073] 第二晶体管T2可以是响应于扫描信号选择像素PXL并激活像素PXL的开关晶体管，并且可以连接在数据线DLj和第一节点N1之间。第二晶体管T2的第一端子可以连接到数据线DLj，第二晶体管T2的第二端子可以连接到第一节点N1，并且第二晶体管T2的栅电极可以连接到扫描线SLi。第二晶体管T2的第一端子和第二端子可以是不同的端子，并且例如，当第一端子是漏电极时，第二端子可以是源电极。

[0074] 当从扫描线SLi供应栅极导通电压(例如，高电平电压)的扫描信号时，第二晶体管T2可以导通，以电连接数据线DLj和第一节点N1。第一节点N1可以是第二晶体管T2的第二端子和第一晶体管T1的栅电极连接的点，并且第二晶体管T2可以将数据信号传送到第一晶体管T1的栅电极。

[0075] 第三晶体管T3可以通过将第一晶体管T1连接到感测线SENLj来通过感测线SENLj获得感测信号，并且可以通过使用感测信号来检测像素PXL的包括第一晶体管T1的阈值电压在内的特性。关于像素PXL的特性的信息可以用于转换图像数据，使得可以补偿像素PXL之间的特性偏差。第三晶体管T3的第二端子可以连接到第一晶体管T1的第二端子，第三晶体管T3的第一端子可以电连接到感测线SENLj，并且第三晶体管T3的栅电极可以连接到控制线CLi。此外，第三晶体管T3的第一端子可以连接到初始化电源。第三晶体管T3可以是能够使第二节点N2初始化的初始化晶体管，并且可以在从控制线CLi供应感测控制信号时导通以将初始化功率的电压传送到第二节点N2。因此，存储电容器Cst的连接到第二节点N2的第二存储电极可以初始化。

[0076] 存储电容器Cst的第一存储电极可以连接到第一节点N1，并且存储电容器Cst的第二存储电极可以连接到第二节点N2。存储电容器Cst可以在一个帧周期期间对与供应到第一节点N1的数据信号相对应的数据电压进行充电。因此，存储电容器Cst可以存储与第一晶体管T1的栅电极的电压和第二节点N2的电压之间的差相对应的电压。

[0077] 在图2中，示出了配置发光单元EMU的所有发光元件LD并联连接的实施例，但本公开不限于此。根据实施例，发光单元EMU可以配置成包括包含彼此并联连接的多个发光元件LD的至少一个串联级(或级)。也就是说，发光单元EMU可以以串/并联混合结构配置。

[0078] 在图2中，包括在像素电路PXC中的所有晶体管T1至T3是N型晶体管，但本公开不限于此。例如，晶体管T1至T3中的至少一个可以改变为P型晶体管。

[0079] 此外，可以各种改变子像素SPX的结构和驱动方法。例如，除了图2中所示的实施例之外，像素电路PXC可以配置为具有各种适合的结构和/或驱动方法的像素电路PXC。

[0080] 图3是示出根据本公开的实施例的包括在图2中所示的子像素中的发光元件的剖视图。

[0081] 参考图3，发光元件LD配置成发光。例如，发光元件LD可以是包括无机材料的发光二极管。

[0082] 发光元件LD可以包括第一半导体层SEC1、有源层AL、第二半导体层SEC2和电极层EL。例如，当发光元件LD的延伸方向(例如，第三方向DR3)是长度方向时，电极层EL、第一半导体层SEC1、有源层AL和第二半导体层SEC2可以实现为在长度方向上顺序堆叠的发光堆叠体(或堆叠图案)。

[0083] 发光元件LD可以具有在一个方向上延伸的形状。发光元件LD可以具有沿着长度方向的第一端部EP1和第二端部EP2。第一半导体层SEC1可以邻近发光元件LD的第一端部EP1，并且第二半导体层SEC2可以邻近第二端部EP2。

[0084] 发光元件LD可以具有各种形状。例如，如图1中所示，发光元件LD可以具有在长度方向上较长(例如，具有大于1的长宽比)的棒状形状、杆状形状或柱状形状。在另一实施例中，发光元件LD可以具有在长度方向上较短(例如，具有小于1的长宽比)的棒状形状、杆状形状或柱状形状。在另一实施例中，发光元件LD可以具有长宽比为1的棒状形状、杆状形状或柱状形状。

[0085] 发光元件LD可以包括例如制造成具有约纳米级(或纳米)至微米级(或微米)的直径和/或长度的超小尺寸的发光二极管(LED)。

[0086] 当发光元件LD在长度方向上相对长(即，具有大于1的长宽比)时，发光元件LD的直径可以在0.5μm至6μm的范围中，并且其长度可以在1μm至10μm的范围中。然而，发光元件LD的直径和长度不限于此，并且发光元件LD的尺寸可以改变以满足应用了发光元件LD的照明设备或自发光显示设备的需求(或设计条件)。

[0087] 在实施例中，电极层EL可以包括金属或导电金属氧化物，并且例如，电极层EL可以单独或组合地由诸如铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)、其氧化物或合金、氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟锡锌(ITZO)或类似物的透明电极材料形成。电极层EL可以是基本上透明的。因此，从发光元件LD产生的光可以穿过电极层EL并且可以发射到发光元件LD的外部。

[0088] 在实施例中，电极层EL可以具有其上设置第一半导体层SEC1的上表面和在长度方向上暴露于外部的下表面(也称为第一表面)。电极层EL可以限定发光元件LD的第一端部EP1(例如下端部)。

[0089] 第一半导体层SEC1可以包括例如至少一个P型半导体层。例如，第一半导体层SEC1可以包括选自InAlGaN、GaN、AlGaN、InGaN、AlN和InN之中的至少一种半导体材料，并且可以包括掺杂有第一导电类型掺杂剂(诸如Mg)的P型半导体层。第一半导体层SEC1可以具有沿着发光元件LD的长度方向暴露于外部的下表面和接触有源层AL的上表面。第一半导体层SEC1的下表面可以朝向发光元件LD的第一端部EP1。

[0090] 有源层AL可以设置在第一半导体层SEC1和第二半导体层SEC2之间，并且可以具有单量子阱结构或多量子阱结构。例如，当有源层AL形成为多量子阱结构时，在有源层AL中，阻隔层QB和阱层QW可以作为一个单元周期性地重复堆叠。在阻隔层QB和阱层QW之间还可以包括应变增强层。应变增强层的晶格常数可以小于阻隔层QB的晶格常数，以进一步增强施加到阱层QW的应变(例如压缩应变)。然而，有源层AL的结构不限于上述实施例。

[0091] 在有源层AL上和/或下还可以包括掺杂有导电掺杂剂的包层和/或拉伸应变势垒减小(TSBR)层。例如，包层可以由AlGaN层或AlInGaN层形成。TSBR层可以是设置在具有不同晶格结构的半导体层之间的应变释放层，并且可以充当用于减小晶格常数差的缓冲器。TSBR层可以配置为P型半导体层，诸如p‑GaInP、p‑AlInP和p‑AlGaInP，但不限于此。

[0092] 有源层AL可以发射波长在400nm至900nm的范围中的光，并且可以具有双异质结构。有源层AL可以具有接触第一半导体层SEC1的第一表面和接触第二半导体层SEC2的第二表面。

[0093] 发光元件LD的颜色(或发射颜色)可以根据从有源层AL发射的光的波长来确定。发光元件LD的颜色可以确定与其对应的像素的颜色。例如，发光元件LD可以发射红色光、绿色光或蓝色光。

[0094] 当参考(或预定)电压或更高电压的电场施加到发光元件LD的两个端部时，发光元件LD在电子‑空穴对在有源层AL中复合时发光。通过使用这种原理控制发光元件LD的光发射，发光元件LD可以用作包括显示设备的像素在内的各种发光设备的光源(或发光源)。

[0095] 在实施例中，第二半导体层SEC2可以包括例如至少一个N型半导体层。第二半导体层SEC2可以包括选自InAlGaN、GaN、AlGaN、InGaN、AlN和InN之中的任何一种半导体材料，并且可以包括掺杂有第二导电类型掺杂剂(诸如Si、Ge或Sn)的N型半导体层。然而，用于形成第二半导体层SEC2的材料不限于此，并且第二半导体层SEC2可以由各种合适的材料形成。第二半导体层SEC2可以具有沿着发光元件LD的长度方向接触有源层AL的下表面和暴露于外部的上表面。第二半导体层SEC2的上表面可以限定发光元件LD的第二端部EP2。

[0096] 在实施例中，发光元件LD的第二端部EP2可以是光通过其从有源层AL发射的表面。第二半导体层SEC2的上表面可以具有多个凹槽EH。多个凹槽EH可以在发光元件LD的径向方向上彼此间隔开地设置。第二半导体层SEC2的暴露于外部的上表面可以具有由多个凹槽EH形成的凹凸图案以增加发光元件LD的光提取效率。

[0097] 图4是根据本公开的实施例的包括图3中所示的发光元件的子像素的剖视图。

[0098] 参考图4，显示设备DD可以包括具有(或限定)显示区域(例如，图1中所示的显示区域DA)的衬底SUB。子像素SPX可以设置在显示区域DA中。子像素SPX可以包括像素电路区域PCA和显示元件区域DPA。

[0099] 衬底SUB可以配置(或可以是)显示设备DD的基础构件。衬底SUB可以是刚性或柔性的衬底或膜，但不限于此。根据示例，衬底SUB可以包括聚酰亚胺。衬底SUB可以设置为基础表面，并且可以包括像素电路区域PCA和显示元件区域DPA。

[0100] 电路元件(例如，图2中所示的第一晶体管T1至第三晶体管T3)和电连接到电路元件的信号线可以设置在像素电路区域PCA中。在下文中，为了便于描述，基于上述第一晶体管T1至第三晶体管T3之中的第一晶体管T1来描述本公开。

[0101] 显示元件区域DPA可以被像素电路区域PCA围绕(例如，可以沿着其外围被围绕)。在显示元件区域DPA中可以设置用于发光的发光元件LD。发光元件LD可以是例如包括无机发光材料的无机发光元件或者通过使用量子点改变发射光的波长来发射光的发光元件，但不限于此。

[0102] 第一晶体管T1可以设置在像素电路区域PCA中。第一晶体管T1可以设置在发光元件LD的一侧。第一晶体管T1可以在与第三方向DR3交叉的方向(例如，图1的第一方向DR1或第二方向DR2)上与发光元件LD间隔开地设置。在示例中，第一晶体管T1可以包括栅电极GE、有源层ACT、第一端子TE1和第二端子TE2、以及底部金属层BML。

[0103] 底部金属层BML可以设置在衬底SUB上并且可以被缓冲层BFL覆盖。底部金属层BML的一部分可以与第一晶体管T1的其他配置重叠。底部金属层BML可以包括导电材料，并且可以提供使提供至像素电路区域PCA和显示元件区域DPA的电信号通过其移动的路径。例如，底部金属层BML可以包括铝(Al)、铜(Cu)、钛(Ti)和钼(Mo)中的任何一种。

[0104] 缓冲层BFL可以设置在衬底SUB上。缓冲层BFL可以防止杂质从外部扩散。缓冲层BFL可以包括诸如硅氮化物(SiNx)、硅氧化物(SiOx)、硅氮氧化物(SiOxNy)和铝氧化物(AlOx)的金属氧化物中的至少一种。

[0105] 有源层ACT可以设置在缓冲层BFL上。例如，有源层ACT可以包括多晶硅、低温多晶硅(LTPS)、非晶硅和氧化物半导体中的任何一种。有源层ACT可以是半导体层。有源层ACT可以具有接触第一端子TE1的第一接触区域和接触第二端子TE2的第二接触区域。第一接触区域和第二接触区域可以是掺杂有杂质的半导体图案。第一接触区域和第二接触区域之间的区域可以是沟道区域。沟道区域可以是未掺杂杂质的本征半导体图案。

[0106] 在实施例中，第一端子TE1可以通过第1‑2导电图案BRP1b和第2‑2导电图案BRP2b电连接到第一电源线PL1。第二端子TE2可以通过第一像素电极ELT1和连接电极CNE电连接到发光元件LD。在示例中，第一端子TE1可以是源电极，并且第二端子TE2可以是漏电极。

[0107] 栅电极GE可以设置在栅极绝缘层GI上。栅电极GE的位置可以与有源层ACT的沟道区域的位置相对应(例如，可以与之对准)。例如，栅电极GE可以在与有源层ACT的沟道区域重叠的区域中设置在有源层ACT上，并且栅极绝缘层GI插置其间。根据示例，栅电极GE可以包括铝(Al)、铜(Cu)、钛(Ti)和钼(Mo)中的任何一种。栅极绝缘层GI可以设置在有源层ACT上。

[0108] 在实施例中，第一绝缘层INS1至第三绝缘层INS3可以直接设置在缓冲层BFL上。在示例中，第一绝缘层INS1至第三绝缘层INS3可以在与第三方向DR3交叉的方向上顺序设置。

[0109] 在实施例中，第一绝缘层INS1和第三绝缘层INS3可以设置在像素电路区域PCA中，并且第二绝缘层INS2可以设置在显示元件区域DPA中。在示例中，栅极绝缘层GI可以在与第三方向DR3交叉的方向上设置在第一绝缘层INS1和第二绝缘层INS2之间。第二绝缘层INS2可以在与第三方向DR3交叉的方向上设置在栅极绝缘层GI和第三绝缘层INS3之间。

[0110] 存储电容器Cst的一个电极(例如，上电极UE)可以设置在第一绝缘层INS1上。

[0111] 连接电极CNE可以设置在第二绝缘层INS2上。连接电极CNE可以设置在与显示元件区域DPA相对应的区域中。也就是说，连接电极CNE可以设置在第二绝缘层INS2和发光元件LD之间。连接电极CNE可以包括具有优异反射性的金属材料。例如，连接电极CNE可以由诸如铝(Al)、银(Ag)、银合金(Ag合金)、铜(Cu)或镁银合金(Mg‑Ag)的材料形成，但不限于此。

[0112] 第三绝缘层INS3可以邻近显示元件区域DPA地设置在像素电路区域PCA中。第二电源线PL2可以设置在第三绝缘层INS3上。第二电源线PL2可以包括被施加第二驱动电源(例如，图2中所示的第二驱动电源VSS)的电压的电源线。

[0113] 发光元件LD可以设置在连接电极CNE上。发光元件LD可以设置和/或提供在显示元件区域DPA中。发光元件LD可以通过导电粘合构件PST粘合到连接电极CNE。导电粘合构件PST可以包括导电膏。导电膏可以包括银。

[0114] 发光元件LD可以包括电极层EL、第一半导体层SEC1、有源层AL和第二半导体层SEC2。电极层EL、第一半导体层SEC1、有源层AL和第二半导体层SEC2可以顺序堆叠并设置在第三方向DR3上。在示例中，从有源层AL发射的光可以穿过第二半导体层SEC2并且可以在第三方向DR3上发射。第二半导体层SEC2可以具有这样的表面，该表面具有用于增加在有源层AL中产生的光的提取效率的多个凹槽EH。

[0115] 绝缘层ILD可以遍及像素电路区域PCA和显示元件区域DPA的整个区域覆盖存储电容器Cst的一个电极、第一晶体管T1、第二电源线PL2和发光元件LD。

[0116] 在实施例中，绝缘层ILD可以设于设置在显示元件区域DPA中的发光元件LD的表面上。可以设置和/或形成绝缘层ILD以围绕第一半导体层SEC1、有源层AL、第二半导体层SEC2和电极层EL的外周表面。

[0117] 在实施例中，绝缘层ILD可以具有第一接触孔(例如，接触开口)CH1至第五接触孔CH5、开口OP和接触开口CNT。第一接触孔CH1至第五接触孔CH5可以设置和/或形成在设置在像素电路区域PCA中的绝缘层ILD中。开口OP和接触开口CNT可以设置和/或形成在设置在显示元件区域DPA中的绝缘层ILD中。

[0118] 在实施例中，绝缘层ILD可以覆盖第一晶体管T1。第一接触孔CH1至第三接触孔CH3可以是穿过绝缘层ILD以暴露第一晶体管T1的接触孔(例如，接触开口)。

[0119] 绝缘层ILD可以具有暴露第一端子TE1的第一接触孔CH1。第一端子TE1可以通过第一接触孔CH1连接到第1‑2导电图案BRP1b。绝缘层ILD可以具有暴露第二端子TE2的第二接触孔CH2。第二端子TE2可以通过第二接触孔CH2电连接到第一像素电极ELT1。绝缘层ILD可以具有暴露栅电极GE的第三接触孔CH3。第1‑1导电图案BRP1a可以通过第三接触孔CH3电连接到栅电极GE。第1‑1导电图案BRP1a可以包括提供数据信号的数据线DL。

[0120] 在实施例中，绝缘层ILD可以覆盖不与发光元件LD重叠的连接电极CNE。第四接触孔CH4可以是暴露连接电极CNE的接触孔(例如，接触开口)。连接电极CNE可以通过第四接触孔CH4电连接到第一像素电极ELT1。

[0121] 在实施例中，绝缘层ILD可以覆盖发光元件LD的一个侧表面和第二电源线PL2。第五接触孔CH5可以是暴露第二电源线PL2的接触孔(例如，接触开口)。第二像素电极ELT2可以通过第五接触孔CH5电连接到第二电源线PL2以接收第二驱动电源(例如，图2中所示的第二驱动电源VSS)。接触开口CNT可以是暴露第二半导体层SEC2以电连接第二像素电极ELT2和发光元件LD的开口。接触开口CNT可以填充有第二像素电极ELT2。第二驱动电源VSS可以通过第二像素电极ELT2施加到第二半导体层SEC2。

[0122] 在实施例中，绝缘层ILD可以覆盖发光元件LD的侧表面和上表面。绝缘层ILD可以具有暴露发光元件LD的第二半导体层SEC2的开口OP。在示例中，第二半导体层SEC2的多个凹槽EH可以通过绝缘层ILD中的开口OP暴露于外部。也就是说，多个凹槽EH中的每个可以在第三方向DR3上(或在平面图中)与开口OP重叠。多个凹槽EH中的每个可以延伸穿过第二半导体层SEC2的一部分。

[0123] 在实施例中，开口OP可以在与第一接触孔CH1至第五接触孔CH5相同的工艺中形成。

[0124] 在实施例中，在发光元件LD设置在显示元件区域DPA中之后，可以在形成像素电路区域PCA中的电路元件的工艺中形成多个凹槽EH。

[0125] 根据本公开的实施例，显示设备DD可以具有通过绝缘层ILD中的开口OP和第二半导体层SEC2中的多个凹槽EH形成的凹凸图案(例如，图5中所示的凹凸图案CCP)。因此，从有源层AL发射的光可以在设置的方向上(例如，在发射方向上)穿过凹凸图案CCP，从而提高发光元件LD的发光效率。

[0126] 绝缘层ILD可以包括透明绝缘材料。例如，绝缘层ILD可以包括选自由硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、铝氧化物(AlOx)、钛氧化物(TiOx)、铪氧化物(HfOx)、钛锶氧化物(SrTiOx)、钴氧化物(CoxOy)、氧化镁(MgO)、锌氧化物(ZnOx)、钌氧化物(RuOx)、镍氧化物(NiO)、钨氧化物(WOx)、钽氧化物(TaOx)、钆氧化物(GdOx)、锆氧化物(ZrOx)、镓氧化物(GaOx)、钒氧化物(VxOy)、ZnO:Al、ZnO:B、InxOy:H、铌氧化物(NbxOy)、镁氟化物(MgFx)、铝氟化物(AlFx)、铝锥聚合物膜(例如，有机‑无机杂化聚合物膜)、氮化钛(TiN)、氮化钽(TaN)、铝氮化物(AlNx)、氮化镓(GaN)、氮化钨(WN)、氮化铪(HfN)、氮化铌(NbN)、氮化钆(GdN)、氮化锆(ZrN)和氮化钒(VN)组成的组中的至少一种绝缘材料，但本公开不限于此，并且具有绝缘特性的各种合适的材料可以用作绝缘层ILD的材料。

[0127] 在实施例中，第一导电层SD1至第三导电层SD3可以设置在像素电路区域PCA中。

[0128] 在实施例中，第一导电层SD1可以设置在绝缘层ILD上。第一导电层SD1可以包括第一像素电极ELT1、第二像素电极ELT2和第一桥接图案BRP1。第一像素电极ELT1、第二像素电极ELT2和第一桥接图案BRP1可以设置在相同的层中。

[0129] 第一像素电极ELT1可以在与第三方向DR3交叉的方向上设置在第一晶体管T1和连接电极CNE(或发光元件LD)之间。第一像素电极ELT1可以在第三方向DR3上(或在平面图中)不与发光元件LD重叠。第一像素电极ELT1可以设置在第二接触孔CH2和第四接触孔CH4中。第一像素电极ELT1可以通过第二接触孔CH2接收来自第二端子TE2的阳极信号。第一像素电极ELT1可以经由通过第四接触孔CH4连接的连接电极CNE将阳极信号传送到发光元件LD的第一端部(例如，图3中所示的第一端部EP1)。

[0130] 第二像素电极ELT2可以设置在发光元件LD的侧表面上和第五接触孔CH5上。第二像素电极ELT2可以通过第五接触孔CH5接收阴极信号。第二像素电极ELT2可以通过接触开口CNT将阴极信号传送到发光元件LD的第二端部(例如，图3中所示的第二端部EP2)。

[0131] 在实施例中，第一桥接图案BRP1可以包括第1‑1导电图案BRP1a、第1‑2导电图案BRP1b和第1‑3导电图案BRP1c。第1‑1导电图案BRP1a可以设置在栅电极GE上，并且可以通过第三接触孔CH3电连接到栅电极GE。第1‑1导电图案BRP1a可包括被施加数据信号的数据线DL。第1‑2导电图案BRP1b可以设置在第一端子TE1上，并且可以通过第一接触孔CH1电连接到第一端子TE1。第1‑3导电图案BRP1c可以与存储电容器Cst的一个电极重叠，并且可以设置在绝缘层ILD上。

[0132] 在实施例中，第一过孔层VIA1可以设置在第一导电层SD1上。第一过孔层VIA1可以由有机材料形成，以使下部的台阶差平坦化。例如，第一过孔层VIA1可以包括诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、聚酯树脂、聚苯硫醚树脂或苯并环丁烯(BCB)的有机材料。然而，本公开不限于此，并且第一过孔层VIA1可以包括诸如硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、铝氮化物(AlNx)、铝氧化物(AlOx)、锆氧化物(ZrOx)、铪氧化物(HfOx)或钛氧化物(TiOx)的各种合适类型的无机材料。

[0133] 在实施例中，第二导电层SD2可以设置在第一过孔层VIA1上。第二导电层SD2可以包括第二桥接图案BRP2。第二桥接图案BRP2可以包括第2‑1导电图案BRP2a和第2‑2导电图案BRP2b。第2‑1导电图案BRP2a和第2‑2导电图案BRP2b可以设置在相同的层中，并且可以在第一过孔层VIA1上彼此间隔开地设置。在示例中，第2‑1导电图案BRP2a可以在第三方向DR3上(或在平面图中)与第1‑3导电图案BRP1c重叠。第2‑1导电图案BRP2a可以包括用于供应扫描信号的扫描线SL。第2‑2导电图案BRP2b可以通过穿过第一过孔层VIA1的第六接触孔CH6电连接到第1‑2导电图案BRP1b。

[0134] 在实施例中，第二过孔层VIA2可以设置在第一过孔层VIA1上。第二过孔层VIA2可以覆盖第二导电层SD2。第二过孔层VIA2可以由有机材料形成，以使下部的台阶差平坦化。然而，本公开不限于此，并且第二过孔层VIA2可以包括各种合适类型的无机材料。

[0135] 在实施例中，第三导电层SD3可以设置在第二过孔层VIA2上。第三导电层SD3可以包括第三桥接图案BRP3。第三桥接图案BRP3可以通过穿过第二过孔层VIA2的第七接触孔CH7电连接到第2‑2导电图案BRP2b。第三桥接图案BRP3可以包括用于供应第一驱动电源(例如，图1中所示的第一驱动电源VDD)的第一电源线PL1。第三桥接图案BRP3可以通过第2‑2导电图案BRP2b和第1‑2导电图案BRP1b向第一端子TE1供应第一驱动电源VDD的电压。

[0136] 在实施例中，保护层PVX可以设置在第二过孔层VIA2上。保护层PVX可以由有机材料形成，以使下部的台阶差平坦化，但不限于此，并且保护层PVX可以包括各种合适类型的无机材料。保护层PVX可以具有暴露发光元件LD的开口。

[0137] 图5是示出根据本公开的实施例的图4的区域A的放大图。

[0138] 参考图5，第一半导体层SEC1可以电连接到第一像素电极ELT1，并且因此，阳极信号可以施加到第一半导体层SEC1。第二半导体层SEC2可以通过绝缘层ILD中的接触开口CNT电连接到第二像素电极ELT2，并且因此，阴极信号可以施加到第二半导体层SEC2。当具有参考(或预定)电压或更高电压的电场施加到发光元件LD的两个端部时，当电子‑空穴对在有源层AL中复合时，可以发射光。从有源层AL发射的光可以穿过第二半导体层SEC2并且可以在第三方向DR3上发射。

[0139] 第二半导体层SEC2的暴露表面可以具有由多个凹槽EH形成的凹凸形状。多个凹槽EH可以与绝缘层ILD中的开口OP相对应地(例如，通过与开口OP对准)暴露于外部。多个凹槽EH中的每个的内表面的截面形状可以具有锥形形状。在示例中，第二半导体层SEC2的除多个凹槽EH以外的侧表面和突出部分可以被绝缘层ILD覆盖。

[0140] 因为根据本公开的实施例的显示设备DD可以具有由多个凹槽EH和开口OP形成的凹凸图案CCP，所以显示设备DD可以最小化(或改善)从有源层AL发射的光的一部分的损失。

[0141] 图6至图17是示出根据本公开的实施例的制造显示设备的方法的步骤的示意性剖视图。

[0142] 根据本公开的实施例的制造显示设备的方法可以包括：在衬底SUB上形成第一晶体管T1和连接电极CNE(参见例如图6)；在连接电极CNE上形成包括顺序设置在第三方向DR3上的第一半导体层SEC1、有源层AL和第二半导体层SEC2的发光元件LD'(参见例如图7)；形成覆盖第一晶体管T1、连接电极CNE和发光元件LD的绝缘层ILD(参见例如图8)；通过蚀刻绝缘层ILD形成暴露发光元件LD的第二半导体层SEC2的开口OP(参见例如图9)；在第一晶体管T1上形成第一导电层SD1(参见例如图10)；以及通过蚀刻第一导电层SD1来形成包括第一像素电极ELT1、第二像素电极ELT2和第一桥接图案BRP1的第一导电图案(参见例如图11)。蚀刻第一导电层SD1可以包括在通过开口OP暴露的第二半导体层SEC2中形成第一凹槽EH1。

[0143] 参考图6，可以在衬底SUB上在显示区域DA中形成第一晶体管T1和连接电极CNE。第一晶体管T1可以形成在像素电路区域PCA中。连接电极CNE可以形成在显示元件区域DPA中。

[0144] 在实施例中，底部金属层BML可以形成在衬底SUB上。缓冲层BFL可以形成在衬底SUB上以覆盖底部金属层BML。有源层ACT可以形成在缓冲层BFL上，并且可以在第三方向DR3上(或在平面图中)与底部金属层BML重叠。

[0145] 在实施例中，栅极绝缘层GI可以形成在有源层ACT上。第一绝缘层INS1至第三绝缘层INS3可以彼此间隔开，并且可以设置在缓冲层BFL上。第一绝缘层INS1和第二绝缘层INS2可以形成在栅极绝缘层GI的两侧。第三绝缘层INS3可以形成在第二绝缘层INS2的一侧。在示例中，栅极绝缘层GI以及第一绝缘层INS1至第三绝缘层INS3可以在相同的工艺中由相同的材料形成。

[0146] 在实施例中，存储电容器Cst的一个电极(例如，上电极UE)可以形成在第一绝缘层INS1上。栅电极GE可以形成在栅极绝缘层GI上。连接电极CNE可以形成在第二绝缘层INS2上。第二电源线PL2可以形成在第三绝缘层INS3上。在示例中，存储电容器Cst的一个电极(例如，上电极UE)、栅电极GE、连接电极CNE和第二电源线PL2可以在相同的工艺中由相同的材料形成。存储电容器Cst的一个电极(例如，上电极UE)、栅电极GE、连接电极CNE和第二电源线PL2可以包括导电材料。

[0147] 参考图7，可以在连接电极CNE上形成发光元件LD'。

[0148] 发光元件LD'可以包括第一半导体层SEC1、有源层AL和第二半导体层SEC2。第一半导体层SEC1、有源层AL和第二半导体层SEC2可以顺序堆叠在第三方向DR3上。发光元件LD'可以包括具有在第三方向DR3上暴露的平坦上表面的第二半导体层SEC2。

[0149] 显示区域DA可以包括发射区域EMA和非发射区域NEA。发射区域EMA可以与在其处设置发光元件LD'的区域相对应。非发射区域NEA可以与在其处不设置发光元件LD'的区域相对应。

[0150] 显示元件区域DPA可以是在其处形成发光元件LD'的区域。像素电路区域PCA可以是围绕显示元件区域DPA(例如，围绕显示元件区域DPA的外围)的区域。

[0151] 参考图8，可以在缓冲层BFL上形成绝缘层ILD以覆盖第一晶体管T1、连接电极CNE和发光元件LD。

[0152] 在实施例中，绝缘层ILD可以遍及像素电路区域PCA和显示元件区域DPA整体地形成。

[0153] 参考图9，可以蚀刻绝缘层ILD，并且因此，可以形成部分暴露发光元件LD的第二半导体层SEC2的开口OP和接触开口CNT。在示例中，可以通过使用第一掩模PM1来蚀刻绝缘层ILD的与第一接触孔CH1至第五接触孔CH5、开口OP和接触开口CNT相对应的一个区域。可以蚀刻绝缘层ILD，并且因此可以形成第一接触孔CH1至第五接触孔CH5、开口OP和接触开口CNT。可以在相同的工艺中形成开口OP、接触开口CNT以及第一接触孔CH1至第五接触孔CH5。

[0154] 第一晶体管T1的第一端子TE1(例如，源电极)和第二端子TE2(例如，漏电极)可以通过穿过绝缘层ILD的第一接触孔CH1和第二接触孔CH2暴露。栅电极GE可以通过第三接触孔CH3暴露。连接电极CNE可以通过第四接触孔CH4暴露。第二电源线PL2可以通过第五接触孔CH5暴露。

[0155] 第二半导体层SEC2可以通过穿过绝缘层ILD的开口OP和接触开口CNT被部分地暴露。开口OP可以限定在其处形成第二半导体层SEC2中的多个凹槽(例如，图4中所示的多个凹槽EH)的区域。接触开口CNT可以限定在其处形成第二像素电极(例如，图4中所示的第二像素电极ELT2)的区域。

[0156] 参考图10，可以在像素电路区域PCA中形成第一导电层SD1(或第一导电图案)。第一导电层SD1可以形成在设置在像素电路区域PCA中的绝缘层ILD上。

[0157] 参考图11，可以蚀刻第一导电层SD1，并且因此，可以形成包括第一像素电极ELT1、第二像素电极ELT2和第一桥接图案BRP1的第一导电图案。

[0158] 在实施例中，可以通过使第一导电层SD1的一个区域暴露于设置在第一导电层SD1的一个区域上方并且穿过第二掩模PM2的蚀刻气体GAS_EC来蚀刻第一导电层SD1的一个区域。可以去除第一导电层SD1的、与第一导电层SD1的暴露于蚀刻气体GAS_EC的一个区域对应的部分。当蚀刻第一导电层SD1时，可以形成第一像素电极ELT1和第二像素电极ELT2以及第一桥接图案BRP1。

[0159] 在实施例中，第一像素电极ELT1可以形成在第二接触孔CH2和第四接触孔CH4上。第二像素电极ELT2可以形成在接触开口CNT和第五接触孔CH5上。第一桥接图案BRP1可以包括第1‑1导电图案BRP1a、第1‑2导电图案BRP1b和第1‑3导电图案BRP1c。第1‑1导电图案BRP1a可以形成在第三接触孔CH3上。第1‑2导电图案BRP1b可以形成在第一接触孔CH1上。第
1‑3导电图案BRP1c可以形成在存储电容器Cst的一个电极(例如，上电极UE)上。

[0160] 在实施例中，可以与开口OP相对应地在第二半导体层SEC2的一个表面中形成第一凹槽EH1。在示例中，通过开口OP暴露的第二半导体层SEC2可以暴露于蚀刻气体GAS_EC。暴露于蚀刻气体GAS_EC的第二半导体层SEC2可以被蚀刻，并且因此可以形成第一凹槽EH1。在示例中，第一凹槽EH1中的每个可以具有第一蚀刻深度。

[0161] 在实施例中，包括第一像素电极ELT1、第二像素电极ELT2和第一桥接图案BRP1的第一导电图案以及第一凹槽EH1可以在相同的工艺中形成。在蚀刻第一导电层SD1以形成包括第一像素电极ELT1、第二像素电极ELT2和第一桥接图案BRP1的第一导电图案的工艺中，通过开口OP暴露的第二半导体层SEC2可以暴露于蚀刻气体GAS_EC。

[0162] 参考图12，可以在包括第一像素电极ELT1、第二像素电极ELT2和第一桥接图案BRP1的第一导电图案上形成第一过孔层VIA1。第一过孔层VIA1可以设置成使下部的台阶差平坦化。在示例中，可以形成穿过第一过孔层VIA1的第六接触孔CH6。

[0163] 参考图13，可以在第一过孔层VIA1上形成第二导电层SD2。在示例中，第二导电层SD2可以在第三方向DR3上(或在平面图中)与第一晶体管T1重叠。

[0164] 参考图14，可以蚀刻第二导电层SD2，并且因此，可以形成包括第二桥接图案BRP2的第二导电图案。在实施例中，第二桥接图案BRP2也可以被称为第二导电图案BRP2。

[0165] 在实施例中，当通过使第二导电层SD2的一个区域暴露于穿过第三掩模PM3的蚀刻气体GAS_EC时，可以蚀刻第二导电层SD2的一个区域。可以去除第二导电层SD2的、与第二导电层SD2的暴露于蚀刻气体GAS_EC的一个区域对应的部分。当蚀刻第二导电层SD2时，可以形成第二桥接图案BRP2。

[0166] 在实施例中，第二桥接图案BRP2可以包括第2‑1导电图案BRP2a和第2‑2导电图案BRP2b。第2‑1导电图案BRP2a可以形成在第一过孔层VIA1上，并且可以与第1‑3导电图案BRP1c重叠。第2‑1导电图案BRP2a可以包括用于供应扫描信号的扫描线SL。第2‑2导电图案BRP2b可以形成在第一过孔层VIA1上并且与第六接触孔CH6重叠。第2‑2导电图案BRP2b可以通过第六接触孔CH6电连接到第1‑2导电图案BRP1b。

[0167] 在实施例中，可以与开口OP相对应地在第二半导体层SEC2的一个表面上形成第二凹槽EH2。在示例中，通过开口OP暴露的第二半导体层SEC2可以暴露于蚀刻气体GAS_EC。可以蚀刻暴露于蚀刻气体GAS_EC的第二半导体层SEC2，并且因此可以形成第二凹槽EH2。在示例中，当第一凹槽EH1暴露于蚀刻气体GAS_EC时，可以蚀刻第一凹槽EH1的表面，并且因此可以形成第二凹槽EH2。第二凹槽EH2中的每个可以具有第二蚀刻深度。第二蚀刻深度可以比第一凹槽EH1(参见例如图11)的第一蚀刻深度深。

[0168] 在实施例中，第二导电图案BRP2和第二凹槽EH2可以在相同的工艺中形成。在蚀刻第二导电层SD2以形成第二导电图案BRP2的工艺中，通过开口OP暴露的第二半导体层SEC2可以暴露于蚀刻气体GAS_EC。

[0169] 参考图15，可以在第二导电图案BRP2上形成第二过孔层VIA2。第二过孔层VIA2可以设置成使下部的台阶差平坦化。在示例中，可以形成穿过第二过孔层VIA2的第七接触孔CH7。

[0170] 在实施例中，可以在像素电路区域PCA中形成第一过孔层VIA1和第二过孔层VIA2。

[0171] 参考图16，可以在第二过孔层VIA2上形成第三导电层SD3。在示例中，第三导电层SD3可以形成在像素电路区域PCA中，并且可以在第三方向DR3上(或在平面图中)与第一晶体管T1和第2‑1导电图案BRP2a重叠。

[0172] 参考图17，可以蚀刻第三导电层SD3，并且因此可以形成包括第三桥接图案BRP3的第三导电图案。

[0173] 在实施例中，当第三导电层SD3的一个区域暴露于穿过第四掩模PM4的蚀刻气体GAS_EC时，可以蚀刻第三导电层SD3的一个区域。可以去除第三导电层SD3的、与第三导电层SD3的暴露于蚀刻气体GAS_EC的一个区域对应的部分。当蚀刻第三导电层SD3时，可以形成包括第三桥接图案BRP3的第三导电图案。

[0174] 在实施例中，第三桥接图案BRP3可以被称为第三导电图案BRP3，并且第三导电图案BRP3可以包括用于供应第一驱动电源(例如，图1中所示的第一驱动电源VDD)的第一电源线PL1。第三导电图案BRP3可以形成在第二过孔层VIA2上并且可以与第七接触孔CH7重叠。第三导电图案BRP3可以通过第七接触孔CH7电连接到第2‑2导电图案BRP2b。第三导电图案BRP3可以通过第2‑2导电图案BRP2b和第1‑2导电图案BRP1b将阳极信号传送到第一晶体管T1的第一端子TE1。

[0175] 在实施例中，可以与开口OP相对应地在第二半导体层SEC2的一个表面上形成第三凹槽EH3。在示例中，通过开口OP暴露的第二半导体层SEC2可以暴露于蚀刻气体GAS_EC。可以蚀刻暴露于蚀刻气体GAS_EC的第二半导体层SEC2，并且因此可以形成第三凹槽EH3。在示例中，当第二凹槽EH2暴露于蚀刻气体GAS_EC时，可以蚀刻第二凹槽EH2的表面，并且因此，可以形成第三凹槽EH3。在示例中，第三凹槽EH3中的每个可以具有第三蚀刻深度。第三蚀刻深度可以比第二凹槽EH2(参见例如图14)的第二蚀刻深度深。

[0176] 在实施例中，第三导电图案BRP3和第三凹槽EH3可以在相同的工艺中形成。在蚀刻第三导电层SD3以形成第三导电图案BRP3的工艺中，通过开口OP暴露的第二半导体层SEC2可以暴露于蚀刻气体GAS_EC。

[0177] 在实施例中，在蚀刻第一导电层SD1至第三导电层SD3的工艺中，通过绝缘层ILD中的开口OP暴露的第二半导体层SEC2可以暴露于蚀刻气体GAS_EC，并且因此，可以与开口OP相对应地在第二半导体层SEC2中形成第三凹槽EH3(或图4中所示的多个凹槽EH)。

[0178] 参考图11、图14和图17，可在蚀刻第一导电层SD1至第三导电层SD3的工艺中使用蚀刻气体GAS_EC。在示例中，蚀刻气体GAS_EC可以包括三氯化硼(BCl3)和氯气(CL2)，但不限于此。在示例中，可以通过使用蚀刻气体GAS_EC来蚀刻发光元件LD的第二半导体层SEC2。也就是说，因为在蚀刻第一导电层SD1至第三导电层SD3的工艺中，通过开口OP暴露的第二半导体层SEC2也暴露于蚀刻气体GAS_EC，所以可以蚀刻第二半导体层SEC2。可以在暴露于蚀刻气体GAS_EC的第二半导体层SEC2中形成第一凹槽EH1至第三凹槽EH3。

[0179] 根据本公开的实施例的制造显示设备的方法可以在蚀刻绝缘层ILD和第一导电层SD1至第三导电层SD3的工艺(作为像素电路PXC的工艺)中，通过沿着在有源层AL中产生(或从有源层AL发射)的光的路径形成的开口OP以及第一凹槽EH1至第三凹槽EH3来形成凹凸图案CCP，而不用在单独的工艺中形成凹凸图案CCP，从而确保工艺效率并提高发光元件LD的发光效率。

[0180] 尽管已经参考本公开的实施例描述了本公开，但本领域技术人员将理解，在没有背离在权利要求及其等同中描述的本公开的精神和范围的情况下，可以对本公开进行各种修改和改变。