[0001] 本发明专利涉及一种氧化物半导体2T0C DRAM非易失性断电测试电路及验证方法，属于信息材料与器件技术领域。

[0002] 氧化物半导体材料因其高透光度、高迁移率以及大面积均匀性的优势而被广泛应用于显示领域。近年来，随着集成电路产业的不断发展，具有低热预算工艺的氧化物半导体材料又展现出在后道兼容的逻辑、存储和射频领域的巨大潜力。得益于氧化物半导体的宽‑20带隙，在氧化物半导体晶体管中实现了低于10 A/μm的超低关断电流。基于这一独特优势，
2T0C结构的氧化物半导体DRAM单元与系统得到了深入且细致的研究。其优异的泄漏特性降低了对存储电容大小的要求，因此可以使用2T0C的设计，使用读晶体管的栅极电容来存储电荷。这种结构不仅带来了无损读取操作的独特优势，而且无需高纵横比电容的特点为高密度3D‑DRAM提供了一种可行的解决方案。最新的工作表明，基于氧化物半导体材料的2T0C DRAM单元中的数据保持时间在几个fF以下的存储电容值下可达数千秒以上。

[0003] 基于氧化物半导体材料的2T0C DRAM单元极好的数据保持特性改变了传统硅基DRAM单元的数据易失性。氧化物半导体材料的2T0C DRAM单元的内部结构能够将读和写操作相互隔离，无损读取操作的优势使其具有了非易失性的特点，即使在电源供应中断的情况下，DRAM存储单元所存储的数据也不会丢失，重新供电后，就能够读取存储器中的数据。这种特性使得非易失性存储器在突然断电的情况下，能够保护数据不丢失。

[0032] 本发明提供的一种氧化物半导体2T0C DRAM非易失性断电测试电路，如图1所示，结构如下：2T0C DRAM单元的RBL端口与1号传输门的OUT端口连接，1号传输门的IN端口与电源连接，1号传输门的VEN端口与Vsense信号连接，1号传输门的VEN*端口与Vsense*信号连接。2T0C DRAM单元的RWL端口与2号传输门的IN端口连接，2号传输门的OUT端口与电流模式灵敏放大器的IIN端口连接，2号传输门的VEN端口与Vsense信号连接，2号传输门的VEN*端口与Vsense*信号连接；电流模式灵敏放大器的PEQ*与PEQ*信号连接，VDD与电源连接，PEQ与PEQ信号连接，VASEN*与VASEN*信号连接，VSAEN与VSAEN信号连接，CSAEN*与CSAEN*信号连接，SA、SA*端口为输出端口。2T0C DRAM单元的WWL端口与4号传输门的OUT端口连接，4号传输门的IN端口与自举写入字线驱动器的OUT端口连接，4号传输门的VEN端口与Vwrite信号连接，4号传输门的VEN*端口与Vwrite*信号连接；自举写入字线驱动器的VDD端口与电源连接，Phase端口与Phase信号连接，DEC*端口与WWL*Bus信号连接，DEC端口与WWL Bus信号连接。2T0C DRAM单元的WBL端口与3号传输门的OUT端口连接，3号传输门的IN端口与输入数据缓冲器的DOUT*端口连接，3号传输门的VEN端口与Vwrite信号连接，3号传输门的VEN*端口与Vwrite*信号连接。输入数据缓冲器的的VDD端口与电源连接，DATA端口与WBL Bus信号连接，TRAP*端口与TRAP*信号连接，EN*端口与EN*信号连接。

[0033] 如图2所示，2T0C DRAM单元由1号晶体管和2号晶体管组成，1号晶体管和2号晶体管的有源层包括但不限于各种掺杂组分和比例的所有氧化物半导体薄膜及多层氧化物薄膜堆叠的复合沟道，晶体管结构包括但不限于底栅结构、顶栅结构、双栅结构、鳍型栅结构、围栅结构、环沟道结构、垂直沟道结构等。其中，1号晶体管的d端口为2T0C DRAM单元的WBL端口，1号晶体管的g端口为2T0C DRAM单元的WWL端口，1号晶体管的s端口与2号晶体管的g端口连接，2号晶体管的d端口为2T0C DRAM单元的RBL端口，2号晶体管的s端口为2T0C DRAM单元的RWL端口。

[0034] 如图3所示，传输门由两个晶体管组成，其中，1号晶体管的d端口与2号晶体管的s端口连接，1号晶体管的s端口与2号晶体管的d端口连接，1号晶体管的d端口与2号晶体管的s端口共同组成传输门的IN端口，1号晶体管的s端口与2号晶体管的d端口共同组成传输门的OUT端口，1号晶体管的g端口为传输门的VEN端口，2号晶体管的g端口为传输门的VEN*端口。

[0035] 如图4所示，自举写入字线驱动器由3个晶体管组成，其中1号晶体管的d端口为自举写入字线驱动器的DEC端口，1号晶体管的g端口为自举写入字线驱动器的VDD端口，1号晶体管的s端口与2号晶体管的g端口连接，2号晶体管的d端口为自举写入字线驱动器的Phase端口，2号晶体管的s端口与3号晶体管的d端口连接，3号晶体管的g端口为自举写入字线驱动器的DEC*端口，3号晶体管的s端口连接GND，2号晶体管的s端口与3号晶体管的d端口共同组成自举写入字线驱动器的OUT端口。

[0036] 如图5所示，输入数据缓冲器由四个晶体管、两个反相器、四个与非门组成。其中，与非门由四个晶体管组成，如图6所示，与非门中的1号晶体管g端口与4号晶体管的g端口连接，与非门中的1号晶体管d端口与4号晶体管的s端口连接，与非门中的2号晶体管g端口与3号晶体管的g端口连接，与非门中的2号晶体管d端口与1号晶体管的s端口连接，与非门中的3号晶体管d端口与4号晶体管的d端口连接，与非门中的3号晶体管s端口与4号晶体管的s端口共同组成与非门的VDD端口，与电源连接，与非门中的2号晶体管s端口与GND连接，1号晶体管的d端口与4号晶体管的s端口共同组成与非门的OUT端口。反相器由两个晶体管组成，如图7所示，反相器中的1号晶体管的g端口与反相器中的2号晶体管的g端口连接，反相器中的1号晶体管的d端口与反相器中的2号晶体管的d端口连接，反相器中的1号晶体管的g端口与反相器中的2号晶体管的g端口共同组成反相器的IN端口，反相器中的1号晶体管的d端口与反相器中的2号晶体管的d端口共同组成反相器的OUT端口。

[0037] 输入数据缓冲器中，输入数据缓冲器中的1号晶体管的s端口连接GND，输入数据缓冲器中的1号晶体管的g端口与输入数据缓冲器中的3号晶体管的g端口连接，输入数据缓冲器中的1号晶体管的d端口与输入数据缓冲器中的3号晶体管的d端口连接，输入数据缓冲器中的1号晶体管的g端口与输入数据缓冲器中的3号晶体管的g端口共同组成输入数据缓冲器的DATA端口。输入数据缓冲器中的3号晶体管的s端口与4号晶体管的d端口连接，4号晶体管的g端口为输入数据缓冲器的EN*端口，4号晶体管的s端口为输入数据缓冲器的VDD端口。输入数据缓冲器中的2号晶体管的g端口为输入数据缓冲器的EN*端口，2号晶体管的s端口连接GND，2号晶体管的d端口与3号晶体管的d端口及1号晶体管的d端口连接。输入数据缓冲器中的2号晶体管的g端口与输入数据缓冲器中的1号反相器的IN端口连接，输入数据缓冲器中的1号反相器的OUT端口与3号与非门的B端口连接。输入数据缓冲器中的3号与非门的A端口与1号与非门的A端口连接，共同组成输入数据缓冲器的TRAP*端口。输入数据缓冲器中的3号与非门的OUT端口与4号与非门的B端口连接，同时3号与非门的OUT端口与1号与非门的B端口连接。输入数据缓冲器中的1号与非门的OUT端口与2号与非门的A端口连接，2号与非门的B端口与4号与非门的OUT端口连接，2号与非门的OUT端口与4号与非门的A端口连接，
2号与非门的OUT端口与2号反相器的IN端口连接，2号反相器的OUT端口为输入数据缓冲器中的DOUT*端口。

[0038] 如图8所示，电流模式灵敏放大器由12个晶体管组成。其中，电流模式灵敏放大器中的1号晶体管的g端口与2号晶体管的g端口连接，共同组成电流模式灵敏放大器的VDD端口，电流模式灵敏放大器的1号晶体管的s端口与2号晶体管的s端口连接，共同连接GND。电流模式灵敏放大器的1号晶体管的d端口与3号晶体管的s端口连接，电流模式灵敏放大器中的2号晶体管的d端口与4号晶体管的s端口连接，参考电流源IREF与1号晶体管的d端口连接，2号晶体管的d端口与4号晶体管的s端口共同组成电流模式灵敏放大器的IIN端口。电流模式灵敏放大器中的3号晶体管的d端口与4号晶体管的g端口连接，3号晶体管的g端口与4号晶体管的d端口连接。电流模式灵敏放大器中的3号晶体管的d端口与5号晶体管的d端口连接，
4号晶体管的d端口与6号晶体管的d端口连接。电流模式灵敏放大器中的5号晶体管的g端口与6号晶体管的g端口连接，5号晶体管的s端口与6号晶体管的s端口连接。5号晶体管的g端口与6号晶体管的g端口共同组成电流模式灵敏放大器的VSAEN端口。5号晶体管的s端口与6号晶体管的s端口共同与7号晶体管的d端口连接，电流模式灵敏放大器中的7号晶体管的g端口为电流模式灵敏放大器的CSAEN*端口，7号晶体管的s端口为电流模式灵敏放大器的VDD端口。电流模式灵敏放大器中的8号晶体管的d端口与9号晶体管的s端口连接，8号晶体管的s端口与9号晶体管的d端口连接，8号晶体管的g端口为电流模式灵敏放大器的PEQ端口，9号晶体管的g端口为电流模式灵敏放大器的PEQ*端口。电流模式灵敏放大器中的8号晶体管的d端口与4号晶体管的d端口连接，8号晶体管的s端口与3号晶体管的d端口连接。电流模式灵敏放大器中的10号晶体管的d端口与11号晶体管的s端口连接，10号晶体管的g端口与11号晶体管的d端口连接，10号晶体管的s端口与11号晶体管的g端口连接。电流模式灵敏放大器中的12号晶体管的d端口与10号晶体管的d端口连接，12号晶体管的g端口为电流模式灵敏放大器的VSAEN*端口，12号晶体管的s端口为电流模式灵敏放大器的VDD端口。电流模式灵敏放大器中的10号晶体管的s端口为电流模式灵敏放大器的SA输出端口，11号晶体管的d端口为电流模式灵敏放大器的SA*输出端口。

[0039] 本发明氧化物半导体2T0C DRAM非易失性断电测试电路的验证方法，分为三个步骤：写操作、保持操作、读操作，如图9所示。三个操作的测试波形均以外部可编程门阵列提供的CLK信号作为基准，本专利不对CLK信号的幅度和频率加以限制。

[0040] 如图10所示，写操作中，Vsense信号始终维持在低电平状态；Vwrite信号在到达t2时刻时变为高电平，Vwrite信号在到达t5时刻时变为低电平；EN*信号在到达t2时刻时变为低电平，EN*信号在到达t5时刻时变为高电平；TRAP*信号在到达t2时刻时变为低电平，TRAP*信号在到达t5时刻时变为高电平；WWL Bus，即DEC信号在到达t2时刻时变为高电平，在到达t5时刻时变为低电平；DEC*信号在到达t2时刻时变为低电平，DEC*信号在到达t5时刻时变为高电平；Phase信号在到达t3时刻时变为高电平，Phase信号在到达t4时刻时变为低电平；对于WBL Bus，即DATA信号，若写入氧化物半导体2T0C DRAM单元的数据为1时，在到达t2时刻时变为高电平，在到达t5时刻时变为低电平；对于WBL Bus，即DATA信号，若写入氧化物半导体2T0C DRAM单元的数据为0时，信号始终为低电平。

[0041] 如图11所示，保持操作中，Vsense信号始终维持在低电平状态；Vwrite信号始终维持在低电平状态。当Vsense信号和Vwrite信号均处于低电平状态时，由于传输门1、2、3、4的高阻特性，氧化物半导体2T0C DRAM单元的WWL、WBL、RBL、RWL端口均为悬空状态，因此本专利不对保持操作时除了Vsense信号和Vwrite信号以外的其他信号做出限制。此时，氧化物半导体2T0C DRAM单元处于断电保持状态。

[0042] 如图12所示，读操作中，Vsense信号始终维持在高电平状态；Vwrite信号始终维持在低电平状态。对于CSAEN*信号，在到达t1时刻时变为低电平，在到达t2时刻时变为高电平；对于PEQ信号，在到达t1时刻时变为低电平，在到达t4时刻时变为高电平；对于PEQ*信号，在到达t1时刻时变为高电平，在到达t4时刻时变为低电平；对于VSAEN信号，在到达t2时刻时变为高电平，在到达t3时刻时变为低电平；对于VSAEN*信号，在到达t2时刻时变为低电平，在到达t3时刻时变为高电平。

[0043] 应该注意的是，上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。