一种用于边界扫描测试的延时校正处理方法、系统及平台

一种用于边界扫描测试的延时校正处理方法、系统及平台实质审查发明

技术领域

[0001] 本发明属于边界扫描测试处理技术领域，具体涉及一种用于边界扫描测试的延时校正处理方法、系统及平台。

具体实施方式

[0073] 为便于更好的理解本发明的目的、技术方案和优点更加清楚，下面结合附图和具体的实施方式对本发明作进一步说明，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。

[0074] 本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

[0075] 需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

[0076] 另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。其次，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时，应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

[0077] 优选地，本发明一种用于边界扫描测试的延时校正处理方法应用在一个或者多个终端或者服务器中。所述终端是一种能够按照事先设定或存储的指令，自动进行数值计算和/或信息处理的设备，其硬件包括但不限于微处理器、专用集成电路(Application Specific Integrated Circuit，ASIC)、可编程门阵列(Field－Programmable Gate Array，FPGA)、数字处理器(Digital Signal Processor，DSP)、嵌入式设备等。

[0078] 所述终端可以是桌上型计算机、笔记本、掌上电脑及云端服务器等计算设备。所述终端可以与客户通过键盘、鼠标、遥控器、触摸板或声控设备等方式进行人机交互。

[0079] 本发明为实现一种用于边界扫描测试的延时校正处理方法、系统及平台。

[0080] 如图1所示，是本发明实施例提供的用于边界扫描测试的延时校正处理方法的流程图。在本实施例中，所述用于边界扫描测试的延时校正处理方法，可以应用于具备显示功能的终端或者固定终端中，所述终端并不限定于个人电脑、智能手机、平板电脑、安装有摄像头的台式机或一体机等。

[0081] 所述用于边界扫描测试的延时校正处理方法也可以应用于由终端和通过网络与所述终端进行连接的服务器所构成的硬件环境中。网络包括但不限于：广域网、城域网或局域网。本发明实施例的用于边界扫描测试的延时校正处理方法可以由服务器来执行，也可以由终端来执行，还可以是由服务器和终端共同执行。

[0082] 例如，对于需要进行用于边界扫描测试的延时校正处理终端，可以直接在终端上集成本发明的方法所提供的用于边界扫描测试的延时校正处理功能，或者安装用于实现本发明的方法的客户端。再如，本发明所提供的方法还可以软件开发工具包(Software Development Kit，SDK)的形式运行在服务器等设备上，以SDK的形式提供用于边界扫描测试的延时校正处理功能的接口，终端或其他设备通过所提供的接口即可实现用于边界扫描测试的延时校正处理功能。以下结合附图对本发明作进一步阐述。

[0083] 如图1所示，本发明提供了一种用于边界扫描测试的延时校正处理方法，所述的方法包括如下步骤：

[0084] S1、实时获取与边界扫描测试作业相对应第一输入数据，并生成与所述第一输入数据相对应的第一波形数据；其中，所述第一输入数据为测试作业输入控制信号数据；所述第一波形数据为波形状态数据；

[0085] S2、创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据，实时生成相对应的第一延时数据；其中，所述第一延时数据为波形的实际延时数据；

[0086] S3、实时获取与边界扫描测试作业相对应第二输入数据，并结合所述第一延时数据，生成与所述第二输入数据相对应的第一校正数据；其中，所述第二输入数据为测试作业输入参考控制信号数据；所述第一校正数据为数据延时校正参考数据；

[0087] S4、根据所述第一校正数据，实时校正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据；其中，所述第二波形数据为校正处理后的波形状态。

[0088] 所述测试作业输入控制信号数据为排针形式呈现的信号数据；所述信号数据包括时钟数据、状态信号数据和发送信号数据；

[0089] 所述第一波形数据为进入边界扫描链前的波形状态数据；所述第二波形数据为进入边界扫描链前且经过校正处理的波形状态数据。

[0090] 所述第一延时数据包括第二延时数据和第三延时数据；

[0091] 所述创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据，实时生成相对应的第一延时数据，还包括：

[0092] S21、判定边界寄存器内部数据移位是否存在错误数据；若不存在，则生成相对应的第二延时数据；否则，则生成相对应的第三延时数据。

[0093] 所述第一校正数据包括第二校正数据和第三校正数据；

[0094] 所述实时获取与边界扫描测试作业相对应第二输入数据，并结合所述第一延时数据，生成与所述第二输入数据相对应的第一校正数据，还包括：

[0095] S31、获取与边界扫描测试作业相对应第二输入数据，并结合所述第二延时数据，生成与所述第二输入数据相对应的第二校正数据；

[0096] S32、获取与边界扫描测试作业相对应第二输入数据，并结合所述第三延时数据，生成与所述第二输入数据相对应的第三校正数据。

[0097] 所述边界扫描延时模型中，设置有边界扫描驱动电路；

[0098] 所述电路中包括第一控制芯片；所述第一控制芯片的PS端和第一数模转换器的输入端连接；

[0099] 所述第一数模转换器的输出端和第一比较器的正输入端连接；所述第一比较器的输出端分别和所述第一比较器的负输入端、第三控制芯片的Vref_A引脚连接；

[0100] 所述第一控制芯片的PL端依次和第二控制芯片的B0引脚、B1引脚、B2引脚连接；所述第二控制芯片的A0引脚、A1引脚、A2引脚依次和所述第三控制芯片的B1引脚、B2引脚、B3引脚连接；所述第三控制芯片的A1引脚、A2引脚、A3引脚依次和边界扫描测试口信号端一侧连接；所述边界扫描测试口信号端另一侧和边界扫描测试链连接；

[0101] 所述边界扫描测试链的数据输出接口和所述边界扫描测试口的数据输出接口连接；所述边界扫描测试口的数据输出接口和第二比较器的正输入端连接；所述第二比较器的输出端和所述第一控制芯片中PL端的信号接收接口连接；

[0102] 所述第一控制芯片的PL端还设置有用于输入第二输入数据的延时预设端口。

[0103] 所述第一控制芯片为FPGA芯片，型号为XC7Z020‑2CLG484I；

[0104] 所述第二控制芯片的型号为GTL2014PW；所述第三控制芯片的型号为LSF0102DCUR；

[0105] 所述第一数模转换器的型号为AD5667RBRMZ‑1；所述第一比较器的型号为LMV358A；所述第二比较器的型号为LTV3603。

[0106] 所述根据所述第一校正数据，实时校正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据，还包括：

[0107] S41、根据所述第一校正数据，分别生成第一控制信号和第二控制信号；其中，所述第一控制信号为边界寄存器内部数据移位不存在错误数据时，校正处理波形的控制信号；所述第二控制信号为边界寄存器内部数据移位存在错误数据时，校正处理波形的控制信号。

[0108] 具体地，在本发明实施例中，结合图2所示，与专利(申请号2023117616471)相比，在FPGA的PL端新增TCK1，在TCK1、TCK0、TMS0、TDI0、TDO0信号靠近PL端通过针点引出以供延时测量使用。TCK0、TMS0和TDI0这几个信号经过电平转换芯片GTL2014PW后得到TCK_1、TMS_1和TDI_1，再经过信号降压开关后得到TCK_2、TMS_2和TDI_2，从TCK0、TMS0和TDI0到TCK_2、TMS_2和TDI_2的过程中，信号是基本同步的，另外TCK_3、TMS_3和TDI_3在接入边界扫描链之前，信号是一起走线，走线长度相同，因此这三个信号在进入边界扫描链之前，与刚发起的TCK0、TMS0和TDI0一样，信号是保持同步，但TCK0、TMS0和TDI0信号与TCK_3、TMS_3和TDI_
3信号相比，具有一定的延时。

[0109] 结合图3所示，T1.1、T1.2、T2.1、T2.2、T3.1、T3.2、T4.1分别为驱动电路内部芯片及其走线的延时，在该模型下，认为T1.1＝T2.1＝T3.1，T1.2＝T2.2＝T3.2，并且TCK_3、TMS_3以及TDI_3是同步进入边界扫描链，T1.3＝T2.3，对于每一个芯片而言，如果芯片之间TDI和TDO的连接为导线，针对每个芯片数据的串行移位都是在各自时钟TCK的时钟作用下同步完成，其延时为皮秒级，可忽略不计，可以认为T1.3＝T2.3＝T3.3，在这种条件下，能够保证在较高测试频率下，数据在边界寄存器移位过程中不会出现错位；TCK1通过设定延时的方式达到延时校正的目的，方法如下：

[0110] 由于TCK_3、TMS_3以及TDI_3信号是同步的，因此数据会从边界寄存器链正确移位出来，在加上TDO经过延时T4.2得到TDO_2再经过T4.1回到TDO0，在整个过程中，TCK0与TDO0相比，TDO0存在T1.1+T1.2+T1.3+T4.2+T4.1的延时，因此TDO参考TCK0来读取其数据，当测试频率较高或延时太大时，就会发生数据错位的现象，而数据会从边界寄存器链正确移位出来，因此采用重新建立TCK1的办法，校正TCK0与TCK1之间的延时，TCK1相较与TCK0而言，只需滞后T1.1+T1.2+T1.3+T4.2+T4.1的时间，既可以达到校正要求，在测试的过程中TCK0、TMS0以及TDI0用作边界扫描链数据的移位不变，通过校正后的TCK1进行TDO0的数据读取，就可以保证在较高测试速率下能够有效测试。

[0111] 结合图4所示，当芯片1至芯片n有不同种类的芯片，阻抗特性或电平标准都可能有差异，为了改善信号质量或提供电平转换以兼容不同电平标准芯片之间的级联连接，会在芯片1至芯片n的TDO1和TDI2、TDO2和TDI3、或…TDO(n‑1)和TDIn之间增加对应的驱动芯片或电平转换芯片，由于驱动芯片或电平转换芯片本身的延时存在，会增加额外的几纳秒甚至十几纳秒的延时，当测试频率高到一定的程度，该延时会导致数据在边界扫描链内部出现错位，在某种程度上限制更高的测试速率，在该情况下，延时不可避免，但是可以采用以下的方法进行改善以兼容更高的测试速率，方法如下：

[0112] 图4的TP6和TP7为靠近芯片n的TDIn和TCK_3的针点，通过示波器比较TP6和TP7的针点的波形，就能够得到TP6和TP7的延时差异，该延时差异即为驱动芯片或电平转换芯片产生的额外延时，设该延时差异为Ta，求Ta/2，在所述TCK1相较与TCK0而言，只需滞后T1.1+T1.2+T1.3+T4.2+T4.1的时间的基础上，将TCK1超前Ta/2进行发送，即滞后时间从T1.1+T1.2+T1.3+T4.2+T4.1变为T1.1+T1.2+T1.3+T4.2+T4.1‑Ta/2，该做法的在一定程度上延缓了因测试频率过高或驱动芯片或电平转换芯片产生的额外延时太大导致数据在移位的过程中发生错位，测试速率进一步提高。

[0113] 结合图2、图3、图5和图6所示，从TCK0_1、TDI0_1、TDO0_1或TCK0_2、TDI0_2、TDO0_2与图2边界扫描驱动电路的TCK0、TDI0、TDO0对应，TCK1.1或TCK1.2与边界扫描驱动电路的TCK1对应；延时t1或t2与图3的T1.1+T1.2+T1.3+T4.2+T4.1的延时对应，调整延时，达到TCK0的校正，得到新增的TCK1，达到正确读取TDO0数据的目的；

[0114] 图5展示了TCK0采集TDO0临界边缘的延时，图6展示了TCK0采集TDO0数据错位的延时，这两种延时将会影响边界扫描测试的准确性，这两种延时校正方法是一样的。

[0115] TCK所有的纳秒延时都是基于系统时钟，专利(申请号2023117616471)所述的方法在400MHz的系统时钟下，新增的TCK1参照TCK0进行延时滞后，其最小的调整时间t0为2.5ns，结合图2至图7所示，本发明也按照2.5ns进行TCK1的调整；TCK1在TCK0的基础上，按照2.5ns的时间间隔进行滞后调整，实现TCK1的延时设定，设定完成以后，TCK1的时钟会滞后一定的延时，保持TCK上升沿工作在TDO0数据采集的中间位置或其附近，保证TDO0数据的正确稳定读取；结合图7所示，按照上位机软件设定的延时进行TCK1的滞后。

[0116] 通过TP点测量出延时以后，通过上位机软件的设定延时窗口输入设定延时的大小，并下发延时指令到FPGA芯片，就会按照一定的时间间隔调整TCK1的延时，达到设定要求，具体地，

[0117] 结合图2、图5和图6所示，TCK1、TCK0、TMS0、TDI0及TDO0信号靠近PL端通过针点引出的针点分别命名为TP1、TP2、TP3、TP4及TP5，通过针点TP2和TP5外挂示波器能够观察TCK0与TDO0的延时差异，该延时差异即为图5或图6的t1或t2的延时数据。通过针点TP1和TP2外挂示波器能够观察TCK1与TCK0的延时差异，以TCK0为基准，在此基础上，调整TCK1滞后于TCK0，调整的滞后的延时为所述t1或t2；

[0118] 首先不考虑图4所示的边界寄存器内部数据移位错误的情况，通过针点TP2和TP5外挂示波器能够观察TCK0与TDO0的延时差异t1或t2，该延时为图3所述的T1.1+T1.2+T1.3+T4.2+T4.1延时，即为上位机需要设定的延时。

[0119] 当边界扫描链的TDI和TDO之间有驱动芯片或电平转换芯片，其延时将不可忽略，需考虑图4所示的边界寄存器内部数据移位错误的情况，为了减少该延时的影响，进一步提高测试速率，即上位机需要设定的延时为图4所述的T1.1+T1.2+T1.3+T4.2+T4.1‑Ta/2延时，原理是通过滞后Ta/2，给边界扫描寄存器更多的延时空间不至于因测试频率太高在内部移位的过程中发生错位，能够让采集最佳的位置工作在边界扫描链Ta延时的中间，降低了一半的影响，能够进一步提升测试速率，Ta的延时时间可通过图4所述的靠近芯片n的TDIn和TCK_3的TP6和TP7的针点的波形观察得到。

[0120] 具体实施步骤如下：当不考虑图4所示的边界寄存器内部数据移位错误的情况，假设通过针点TP2和TP5外挂示波器观察到TCK0与TDO0的延时差异t1或t2，简称t12，设t12为21ns，提取该参数以后，观察TCK0和TCK1的波形，调整TCK1，将TCK1调整到滞后于TCK0的
20ns状态，将能保持TCK1和TDO0的同步，从而使FPGA可以正确的读取TDO0数据，具体地，t12/t0＝21/2.5＝8余1，余数1小于2.5的一半，因此TCK1需要滞后TCK0的时间为8x2.5＝
20ns，通过上位机设定延时为20ns，在测试之前，将通过指令对TCK1在TCK0的基础上延时
20ns，能够保证数据在高速率测试FPGA读取正确稳定。

[0121] 当考虑图4所示的边界寄存器内部数据移位错误的情况，假设通过针点TP2和TP5外挂示波器观察到TCK0与TDO0的延时差异t1或t2，简称t12，设t12为21ns，提取该参数以后，继续观察靠近芯片n的TDIn和TCK_3的TP6和TP7的针点的波形的延时差异，假设TP6和TP7之间的延时差异为所述的Ta，假设Ta为6ns，根据所述公式T1.1+T1.2+T1.3+T4.2+T4.1‑Ta/2，其中T1.1+T1.2+T1.3+T4.2+T4.1＝t12，则TCK1需调整的延时为t12‑Ta/2＝21‑6/3＝18ns,

[0122] (t12‑Ta/2)/t0＝18/2.5＝7余0.5，余数0.5小于2.5的一半，因此TCK1需要滞后TCK0的时间为7x2.5＝17.5ns，通过上位机设定延时为17.5ns，在测试之前，将通过指令对TCK1在TCK0的基础上延时17.5ns，能够保证数据在边界边界寄存器移位过程中不会发生错位，进一步提升测试速率。

[0123] 以上所述的余数大于最小调整间隔2.5的一半时，滞后的时间间隔将多增加2.5ns。

[0124] 结合图8所示，TMS信号与TCK保持同步，图7省略掉，本发明能够保证数据工作在较高测试速率条件下，同步信号从FPGA的PL端输出得到TDI0和TCK0，经过同步的延时条件后，最终得到同步的TDI_3和TCK_3，能够正确采集数据至边界寄存器，移出的TDO_2经过一定的延时最终得到TDO0，此时FPGA的TDO0读取若参考TCK0，将会存在一定的延时导致数据错位，因此引进了TCK1，TCK1与TCK0相比，TCK1的波形是在TCK0的基础上做了一定的延时，目的是保证TCK1和TDO0信号同步，从而能够保证在高速率测试条件下，FPGA能够正确读取TDO0的数据。

[0125] 为实现上述目的，本发明还提供一种用于边界扫描测试的延时校正处理系统，所述系统应用于所述的延时校正处理方法，如图9所示，所述系统包括：

[0126] 第一数据生成单元，用于实时获取与边界扫描测试作业相对应第一输入数据，并生成与所述第一输入数据相对应的第一波形数据；其中，所述第一输入数据为测试作业输入控制信号数据；所述第一波形数据为波形状态数据；

[0127] 创建生成单元，用于创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据，实时生成相对应的第一延时数据；其中，所述第一延时数据为波形的实际延时数据；

[0128] 第二数据生成单元，用于实时获取与边界扫描测试作业相对应第二输入数据，并结合所述第一延时数据，生成与所述第二输入数据相对应的第一校正数据；其中，所述第二输入数据为测试作业输入参考控制信号数据；所述第一校正数据为数据延时校正参考数据；

[0129] 校正处理单元，用于根据所述第一校正数据，实时校正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据；其中，所述第二波形数据为校正处理后的波形状态。

[0130] 所述测试作业输入控制信号数据为排针形式呈现的信号数据；所述信号数据包括时钟数据、状态信号数据和发送信号数据；

[0131] 所述第一波形数据为进入边界扫描链前的波形状态数据；所述第二波形数据为进入边界扫描链前且经过校正处理的波形状态数据；

[0132] 所述第一延时数据包括第二延时数据和第三延时数据；

[0133] 和/或，所述创建生成单元，还包括：

[0134] 数据判定模块，用于判定边界寄存器内部数据移位是否存在错误数据；

[0135] 所述第一校正数据包括第二校正数据和第三校正数据；

[0136] 和/或，所述第二数据生成单元，还包括：

[0137] 第一生成模块，用于获取与边界扫描测试作业相对应第二输入数据，并结合所述第二延时数据，生成与所述第二输入数据相对应的第二校正数据；

[0138] 第二生成模块，用于获取与边界扫描测试作业相对应第二输入数据，并结合所述第三延时数据，生成与所述第二输入数据相对应的第三校正数据；

[0139] 所述边界扫描延时模型中，设置有边界扫描驱动电路；

[0140] 所述电路中包括第一控制芯片；所述第一控制芯片的PS端和第一数模转换器的输入端连接；

[0141] 所述第一数模转换器的输出端和第一比较器的正输入端连接；所述第一比较器的输出端分别和所述第一比较器的负输入端、第三控制芯片的Vref_A引脚连接；

[0142] 所述第一控制芯片的PL端依次和第二控制芯片的B0引脚、B1引脚、B2引脚连接；所述第二控制芯片的A0引脚、A1引脚、A2引脚依次和所述第三控制芯片的B1引脚、B2引脚、B3引脚连接；所述第三控制芯片的A1引脚、A2引脚、A3引脚依次和边界扫描测试口信号端一侧连接；所述边界扫描测试口信号端另一侧和边界扫描测试链连接；

[0143] 所述边界扫描测试链的数据输出接口和所述边界扫描测试口的数据输出接口连接；所述边界扫描测试口的数据输出接口和第二比较器的正输入端连接；所述第二比较器的输出端和所述第一控制芯片中PL端的信号接收接口连接；

[0144] 所述第一控制芯片的PL端还设置有用于输入第二输入数据的延时预设端口；

[0145] 所述第一控制芯片为FPGA芯片，型号为XC7Z020‑2CLG484I；

[0146] 所述第二控制芯片的型号为GTL2014PW；所述第三控制芯片的型号为LSF0102DCUR；

[0147] 所述第一数模转换器的型号为AD5667RBRMZ‑1；所述第一比较器的型号为LMV358A；所述第二比较器的型号为LTV3603；

[0148] 和/或，所述校正处理单元，还包括：

[0149] 第三生成模块，用于根据所述第一校正数据，分别生成第一控制信号和第二控制信号；其中，所述第一控制信号为边界寄存器内部数据移位不存在错误数据时，校正处理波形的控制信号；所述第二控制信号为边界寄存器内部数据移位存在错误数据时，校正处理波形的控制信号。

[0150] 在本发明系统方案实施例中，所述的一种用于边界扫描测试的延时校正处理中涉及的方法步骤，具体细节已在上文阐述，也就是说，所述系统中的功能模块用于实现上述方法实施例中的步骤或子步骤，此处不再赘述。

[0151] 为实现上述目的，本发明还提供一种用于边界扫描测试的延时校正处理平台，如图10所示，包括处理器、存储器以及用于边界扫描测试的延时校正处理平台控制程序；其中，在所述的处理器执行所述的用于边界扫描测试的延时校正处理平台控制程序，所述的用于边界扫描测试的延时校正处理平台控制程序被存储在所述存储器中，所述的用于边界扫描测试的延时校正处理平台控制程序，实现所述的用于边界扫描测试的延时校正处理方法步骤。例如：

[0152] S1、实时获取与边界扫描测试作业相对应第一输入数据，并生成与所述第一输入数据相对应的第一波形数据；其中，所述第一输入数据为测试作业输入控制信号数据；所述第一波形数据为波形状态数据；

[0153] S2、创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据，实时生成相对应的第一延时数据；其中，所述第一延时数据为波形的实际延时数据；

[0154] S3、实时获取与边界扫描测试作业相对应第二输入数据，并结合所述第一延时数据，生成与所述第二输入数据相对应的第一校正数据；其中，所述第二输入数据为测试作业输入参考控制信号数据；所述第一校正数据为数据延时校正参考数据；

[0155] S4、根据所述第一校正数据，实时校正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据；其中，所述第二波形数据为校正处理后的波形状态。

[0156] 步骤具体细节已在上文阐述，此处不再赘述。

[0157] 本发明实施例中，所述的用于边界扫描测试的延时校正处理平台内置处理器，可以由集成电路组成，例如可以由单个封装的集成电路所组成，也可以是由多个相同功能或不同功能封装的集成电路所组成，包括一个或者多个中央处理器(Central Processing unit，CPU)、微处理器、数字处理芯片、图形处理器及各种控制芯片的组合等。处理器利用各种接口和线路连接取各个部件，通过运行或执行存储在存储器内的程序或者单元，以及调用存储在存储器内的数据，以执行用于边界扫描测试的延时校正处理各种功能和处理数据；

[0158] 存储器用于存储程序代码和各种数据，安装在用于边界扫描测试的延时校正处理平台中，并在运行过程中实现高速、自动地完成程序或数据的存取。

[0159] 所述存储器包括只读存储器(Read‑Only Memory，ROM)，随机存储器(RandomAccess Memory，RAM)、可编程只读存储器(Programmable Read‑Only Memory，PROM)、可擦除可编程只读存储器(Erasable Programmable Read‑Only Memory，EPROM)、一次可编程只读存储器(One‑time Programmable Read‑Only Memory，OTPROM)、电子擦除式可复写只读存储器(Electrically‑Erasable Programmable Read‑Only Memory，EEPROM)、只读光盘(Compact Disc Read‑Only Memory，CD‑ROM)或其他光盘存储器、磁盘存储器、磁带存储器、或者能够用于携带或存储数据的计算机可读的任何其他介质。

[0160] 本发明通过方法实时获取与边界扫描测试作业相对应第一输入数据，并生成与所述第一输入数据相对应的第一波形数据；其中，所述第一输入数据为测试作业输入控制信号数据；所述第一波形数据为波形状态数据；创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据，实时生成相对应的第一延时数据；其中，所述第一延时数据为波形的实际延时数据；实时获取与边界扫描测试作业相对应第二输入数据，并结合所述第一延时数据，生成与所述第二输入数据相对应的第一校正数据；其中，所述第二输入数据为测试作业输入参考控制信号数据；所述第一校正数据为数据延时校正参考数据；

[0161] 根据所述第一校正数据，实时校正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据；其中，所述第二波形数据为校正处理后的波形状态；以及与所述方法相应的系统、平台，结合边界扫描驱动电路，从根本上对延时进行校正，提升边界扫描测试速率。即保证TCK采集的位置在数据波形中间或在波形中间微调整，数据采集更为稳定可靠，保持上位机软件读取TDO的条件不变，简化了步骤。

[0162] 以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

查看完整全部详细技术资料

当前第1页第1页第2页第3页