[0001] 本发明涉及IC设计和测试领域，尤其涉及一种芯片的静态电流测试电路、一种芯片以及一种电子设备。

[0002] 在集成电路的制造和测试时，通常利用IDDQ（Integrated Circuit Quiescent Current Test，静态电流测试）对芯片内部电路故障进行检测，防止电路中存在错误或故
障。在正常情况下，芯片内部电路的静态漏电流非常小，然而当电路内部存在故障时，静态
漏电流会显著增加，因此通过静态漏电流的测量，可以检测到电路中的潜在问题。

[0003] 一般情况下，IDDQ测试需要在IC待测芯片外接电源电压，通过测量对应引脚上的电流值和预期的电流值进行比对，即可确定电路中有无故障。然而这种IDDQ的测试方法仅
在外部供电的情况下适用，如果芯片采用内部供电方式，即数字部分电路的供电来自于内
部PMU产生的电流，这种芯片没有外部管脚，不能从芯片外面直接供电，对现有的IDDQ测试
方式产生限制。

[0024] 为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

[0025] 需要说明的是，除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”、“第二”以
及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包
括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举
的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语
并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

[0026] 如背景技术部分所述，集成电路的SCAN（扫描）测试是一种重要的测试技术，用来提高电路的可测试性。Scan测试技术主要涉及到将一组移位寄存器（scan chain）集成到电
路中，这些寄存器允许测试工程师通过移位操作将测试数据输入到电路中，并从电路中移
出响应数据，从而实现对电路功能的全面测试。Scan测试技术特别适用于测试组合逻辑和
时序逻辑，因为它提供了对电路内部状态的直接控制和对输出响应的直接观察。

[0027] Scan测试技术不仅用于测试电路的核心部分，还包括测试外围电路和IO pad的边界扫描测试等。这种技术提高了电路的可测试性，使得即使在没有直接访问电路内部节点
的情况下，也能进行有效的测试和验证。Scan测试技术的应用，极大地提高了集成电路测试
的效率和准确性，是现代集成电路设计和测试中不可或缺的一部分。

[0028] 在进行集成电路的SCAN量产测试时，常用的基础SCAN DC（Stuck‑at scan test，慢速测试模式）和SCAN AC（at‑speed scan test, 高速测试模式）测试方法仅对电气特性
和基本逻辑故障以及延迟故障等常见故障进行检测，而部分功能测试无法发现的制造过程
所产生的故障，如栅氧短路、桥接故障、开路故障等，需要通过IDDQ测试检测得到。在通常情
况下，IDDQ的测试依赖于在待测芯片的VDD上添加电源电压，通过对比VDD引脚上的测得的
电流值和预期的电流值，即可以判断出电路中有无故障，然而这种方式仅在芯片是外部供
电的情况下适用。

[0029] 申请人在实现本发明的过程中发现，如果待测芯片使用的为Capless LDO（无片外大电容低压差线性稳压器）的内部供电方式，即数字部分电路的供电来自于内部PMU（Power 
Management Unit，电源管理单元）提供的电源，这种待测芯片为节约成本，被设计为不需要
在芯片外部连接大电容，对电路进行了简化，有着更高的集成度，因此这种待测芯片没有设
置外部管脚，不能从芯片外部直接供电，因此无法直接利用IDDQ测试检测这种芯片内部的
电流。

[0030] 以下，通过具体的实施例进一步详细说明本发明的技术方案。

[0031] 参考图1，为本发明实施例提供的芯片的静态电流测试电路示意图。

[0032] 在本发明实施例中，芯片的静态电流测试电路100包括放大电路1、输出电路2、分压电阻通路3、负载电路4以及外部输入电源5；放大电路1的第一输出端13与输出电路2的第
三输入端21之间设置有第一旁路开关S1，第一旁路开关S1用于控制待测芯片的内部电源通
过输出电路2对负载电路4的供电；输出电路2与分压电阻通路3之间设置有第二旁路开关S2 
以及第三旁路开关S3，第二旁路开关S2 用于控制分压电阻通路3的导通或截止，第三旁路
开关S3用于对第二旁路开关S2 的源极进行接地；外部输入电源的输入端51与负载电路的
输入端41之间设置有第四旁路开关S4，第四旁路开关S4用于控制外部输入电源5与负载电
路4的导通或截止。

[0033] 具体的，本发明实施例的放大电路1第一输出端13与输出电路2的第三输入端21连接，输出电路2的第二输出端23连接第二旁路开关S2 ，第二旁路开关S2 的源极与分压电阻
通路3相连，第二旁路开关S2 的源极同时与第三旁路开关S3的漏极相连，第三旁路开关S3
的源极接地，第四旁路开关S4的源极作为外部输入电源的输出端52，外部输入电源的输出
端52与负载电路的输入端41相连。

[0034] 使用Capless LDO架构的芯片内部是一个负反馈电路，负反馈电路能够通过内部的误差放大器等电路元件对输入电压进行调整。在负反馈电路中，运放的两个输入端（同相
输入端和反相输入端）在稳定状态下会保持基本相等的电压（即“虚短”），即Vfb（Voltage 
Feedback，电压反馈）与Vref（Voltage Reference，参考电压或基准电压）近似相等，因此待
测数字电路的输出电压满足公式：

[0035] 其中， 是电路的输出电压，R1和R2是分压电阻，Vfb为电压反馈值。

[0036] 作为一个可选的实施例，放大电路1的第一输入端11用于接收基准电压，放大电路1的第二输入端12用于接收分压电阻通路3的反馈电压，放大电路1的第一输出端13与输出
电路2的第三输入端21连接，输出电路2的第四输入端22用于接收待测芯片的内部电源的内
部输入电压，输出电路2的第二输出端23与负载电路的输入端41连接，外部输入电源的输出
端52与负载电路的输入端41连接。

[0037] 具体的，在放大电路1中，放大器的Vref为放大电路1的第一输入端11，在电路中与负载、功率、时间等因素无关，其电压始终保持恒定，作为电路的比较基准，用于与Vfb电压
进行比较；放大器的Vfb为放大电路1的第二输入端12，用于接收分压电阻通路3的反馈电
压，通过Vfb的电压值与Vref的电压值进行比较，使得电路的输出电压能够稳定在预设值；
放大电路1的第一输出端13与输出电路2的第三输入端21连接，其中，输出电路2的第三输入
端21优选为一NMOS管的栅极，该NMOS管的工作电压为5V；输出电路2的第四输入端22用于接
收待测芯片的内部电源的内部输入电压，与上述工作电压为5V的NMOS管的漏极相连；该工
作电压为5V的NMOS管的源极作为输出电路2的第二输出端23，与负载电路的输入端41连接，
外部输入电源的输出端52与负载电路的输入端41连接。

[0038] 作为一个可选的实施例，分压电阻通路3包括第一负载电阻R1以及第二负载电阻R2，反馈电压为第一负载电阻R1以及第二负载电阻R2之间的电压。

[0039] 具体的，第二输入端12连接于分压电阻通路3的第一负载电阻R1以及第二负载电阻R2之间，即反馈电压为第一负载电阻R1以及第二负载电阻R2之间的电压。在负反馈电路
中，当输出电压带动反馈电压发生波动时，放大电路1通过控制输出电路2对流入电阻中的
电流进行管控调节，使得电流变化方向与反馈电压波动方向相反，从而保持反馈电压的相
对稳定，最终实现了输出电压的稳定。

[0040] 作为一个可选的实施例，第一旁路开关S1为第一NMOS管，第一NMOS管的漏极与放大电路1的第一输出端13连接，第一NMOS管的源极接地；第二旁路开关S2 为第二NMOS管，第
二NMOS管的漏极与输出电路2的第二输出端23连接，第二NMOS管的源极与分压电阻通路3的
输入端连接；第三旁路开关S3为第三NMOS管，第三NMOS管的漏极与第二NMOS管的源极连接，
第三NMOS管的源极接地；第四旁路开关S4为第四NMOS管，第四NMOS管的漏极通过ATB总线与
外部输入电源5连接，第四NMOS管的源极与负载电路4连接。

[0041] 具体的，第一旁路开关S1为第一NMOS管，第一NMOS管的漏极与放大电路1的第一输出端13连接，第一NMOS管的源极接地，第一NMOS管栅极用于接收第一外部信号；第二旁路开
关S2 为第二NMOS管，第二NMOS管的漏极与输出电路2的第二输出端23连接，第二NMOS管的
源极与分压电阻通路3的输入端连接，第二NMOS管的栅极用于接收第二外部信号；第三旁路
开关S3为第三NMOS管，第三NMOS管的漏极与第二NMOS管的源极连接，第三NMOS管的源极接
地，第三NMOS管的栅极用于接收第一外部信号；第四旁路开关S4为第四NMOS管，第四NMOS管
的漏极通过ATB总线与外部输入电源5连接，第四NMOS管的源极与负载电路4连接，第四NMOS
管的栅极用于接收第一外部信号。

[0042] 参考图2，为本发明实施例提供的芯片正常工作模式电路示意图。

[0043] 作为一个可选的实施例，在IDDQ测试模式的SHIFT阶段，当第一NMOS管的栅极接收低电平控制信号，第二NMOS管的栅极接收高电平控制信号，第三NMOS管的栅极接收低电平
控制信号，第四NMOS管的栅极接收低电平控制信号时，第一旁路开关S1截止，第二旁路开关
S2 导通，第三旁路开关S3截止，第四旁路开关S4截止，芯片的静态电流测试电路通过内部
电源对负载电路4的供电。

[0044] 具体的，IDDQ测试模式的SHIFT阶段，通常指测试向量的加载阶段，此时测试向量被顺序地加载到被测电路的Scan Chain（扫描链）中，SCAN Chain都在翻转，此时测试需要
的电流比较大，需要采用正常的PMU LDO供电方式。此时，对第一NMOS管的栅极输入的第一
外部信号为低电平，对第二NMOS管的栅极输入的第二外部信号为高电平，第三NMOS管的栅
极输入的第一外部信号为低电平，对第四NMOS管的栅极输入的第一外部信号为低电平，对
应的，根据NMOS管的特性，第一旁路开关S1截止，第二旁路开关S2 导通，第三旁路开关S3截
止，第四旁路开关S4截止。此时电路中的电流从VDD输入到输出电路2，经输出电路2的第一
输出端13流向负载电路的输入端41，由负载电路4监测SHIFT阶段待测数字电路的电流，放
大电路1部分根据运放的“虚短”特征，第一输入端11与第二输入端12的电压相等，因此电流
不流经放大电路1部分；此外，电流还经输出电路2的第一输出端13经第二旁路开关S2 流向
分压电阻通路3，此时第二旁路开关S2 导通，电流正常流经分压电阻通路3。

[0045] 需要说明的是，SCAN Chain是一种常用的数字集成电路测试技术，SCAN Chain通过将所有内部的触发器连接成一个长串（或者几个长串），形成一个或多个可通过外部端口
访问的“链”，从而简化了数字逻辑电路的测试。

[0046] 需要说明的是，SCAN Chain的翻转主要指的是测试过程中扫描链上触发器（Flip‑Flops）状态的改变以及测试数据的注入与读取过程。SCAN Chain的翻转通过将触发器连接
成链并注入测试数据来实现对电路的全面测试，对提高测试覆盖率、简化测试复杂性和提
高测试效率具有重要意义。

[0047] 参考图3，为本发明实施例提供的芯片IDDQ测试模式电路示意图。

[0048] 作为一个可选的实施例，在IDDQ测试模式的CAPTURE阶段，当第一NMOS管的栅极接收高电平控制信号，第二NMOS管的栅极接收低电平控制信号，第三NMOS管的栅极接收高电
平控制信号，第四NMOS管的栅极接收高电平控制信号时，第一旁路开关S1导通，第二旁路开
关S2 截止，第三旁路开关S3导通，第四旁路开关S4导通，芯片内部LDO供电环路切断，外部
供电通路打开。芯片的静态电流测试通过外部输入电源5对待测数字电路进行供电。

[0049] 具体的，在IDDQ测试模式的CAPTURE阶段，此时电路处于无时钟操作的周期内，待测数字电路的供电端口切换到外部端口，测量待测数字电路的静态电流，在CAPTURE阶段，
对第一NMOS管的栅极输入的第一外部信号为高电平，对第二NMOS管的栅极输入的第二外部
信号为低电平，第三NMOS管的栅极输入的第一外部信号为高电平，对第四NMOS管的栅极输
入的第一外部信号为高电平，对应的，根据NMOS管的特性，第一旁路开关S1导通，第二旁路
开关S2 截止，第三旁路开关S3导通，第四旁路开关S4导通。在第一旁路开关S1导通时，第一
输出端13与第三输入端21之间的电压此时为0，即待测芯片内部的供电环路关闭，此时电路
中的电流从外部输入电源5流经ATB（Analog Test Bus，模拟信号测试总线）输入，流经第四
旁路开关S4，流向负载电路4，由负载电路4也即CAPTURE阶段数字电路产生静态电流负载，
监测待测数字电路产生的静态电流；此外，通过截止第二旁路开关S2 对分压电阻通路3进
行关闭，避免分压电阻对地放电影响测试结果，导通第四旁路开关S4对第二旁路开关S2 进
行接地，避免电路节点悬空对电路的稳定性产生影响。

[0050] 作为一个可选的实施例，当芯片的静态电流测试电路通过外部输入电源5对输出电路2的供电时，负载电路4输出待测芯片在静态状态下的漏电流；其中，漏电流用于确定待
测芯片是否存在异常。

[0051] 具体的，芯片的静态电流测试电路在CAPTURE期间采用外部输入电源5对负载电路4的供电，此时外部输入电源5只需要对负载电路4输入较小的电流即可，因此该外部输入电
源5的外部端口可以与普通的GPIO（General‑purpose input/output，通用型输入输出）端
口通用，不需要额外设置独立的管脚。负载电路4在外部输入电源5供电期间，输出的电流为
待测芯片在静态状态下的漏电流，该漏电流用于检测待测芯片是否存在异常。

[0052] 作为一个可选的实施例，当漏电流大于预设电流阈值时，确定待测芯片存在异常。

[0053] 具体的，无故障的待测芯片在静态条件下的漏电流非常小，通常为微安数量级。当待测芯片存在故障（如桥接或栅源短接等）时，芯片的静态电流测试电路中形成一条从正电
源到地的低阻通路，导致电源总电流显著增加，可能超过毫安数量级，即超过预设的电流阈
值，因此可以根据芯片的静态电流测试时测得的漏电流是否大于预设电流阈值，判断待测
芯片是否存在异常。

[0054] 作为一个可选的实施例，芯片的静态电流测试电路利用内部的数字信号切换SHIFT模式和CAPTURE模式的供电电源，不影响SHIFT期间正常的供电方式。

[0055] 具体的，芯片的静态电流测试电路的SHIFT模式和CAPTURE模式切换可以分为以下步骤：
步骤S1，将外部输入电源5接入外部端口；
其中，根据待测数字电路的规模大小，从外部输入端口给待测芯片提供一个稳定
的电压源，通常外部输入电源5的电流大小为微安级。

[0056] 步骤S2，设置内部SCAN EN和IDDQ MODE信号共同控制供电电源的切换；其中，芯片通过配置测试寄存器进入IDDQ测试模式状态，此时待测数字电路的默
认电源来自芯片内部。

[0057] 在IDDQ测试SHIFT过程中，通过配置SCAN EN和IDDQ MODE信号来切换电源，在程序源码中，当tcu_mode_iddq_scan& tcu_scan_enable 的值为0时，对应控制信号bypass_en
~
的值为L，控制信号bypass_enb的值为H，即第一NMOS管、第三NMOS管和第四NOMS管的栅极输
入低电平信号，第二NMOS管栅极输入高电平信号，此时的供电方式为内部的LDO供电；
在IDDQ测试CAPTURE过程中，电路中所有的器件处于静态，只有静态漏电流，在程
序源码中，当tcu_mode_iddq_scan& tcu_scan_enable 的值为1时，对应控制信号bypass_
~
en的值为H，控制信号bypass_enb的值为L，即第一NMOS管、第三NMOS管和第四NOMS管的栅极
输入高电平信号，第二NMOS管栅极输入低电平信号，此时的供电方式为外部输入电源5供
电。

[0058] 步骤S3，判断整颗芯片内部是否存在异常情况；其中，当IDDQ测试在CAPTURE过程中，通过测量外部输入电源5输入待测数字电路
的电流值是否超出设定阈值，即可判断芯片内部是否存在异常情况，当待测数字电路的电
流值不超出设定阈值时，芯片内部无异常，可以正常使用；当当待测数字电路的电流值超出
设定阈值时，芯片内部存在异常。

[0059] 通过切换IDDQ测试SHIFT模式和CAPTURE模式的供电电源，不仅保证了芯片的待测数字电路在SHIFT模式期间能够正常供电，而且能够在CAPTURE模式期间仅输入较小电流就
能够对电路进行异常检测，保证了外部输入电源5的端口可以和芯片的普通GPIO复用，无需
额外的电源接口，节省了芯片的引脚。

[0060] 从上面所述可以看出，本发明提供的一种芯片的静态电流测试电路，包括放大电路、输出电路、分压电阻通路、负载电路以及外部输入电源；放大电路的第一输出端与输出
电路的第三输入端之间设置有第一旁路开关，第一旁路开关用于控制待测芯片的内部电源
对输出电路的供电；输出电路与分压电阻通路之间设置有第一旁路开关以及第三旁路开
关，第一旁路开关用于控制分压电阻通路的导通或截止，第三旁路开关用于对第一旁路开
关的源极进行接地；外部输入电源的输入端与负载电路的输入端之间设置有第四旁路开
关，第四旁路开关用于控制外部输入电源与负载电路的导通或截止。在芯片为Capless LDO
供电的情况下，仅利用芯片自身GPIO引脚作为IDDQ测试期间的外部供电端口，实现了测量
内部Capless LDO静态电流大小的问题，从而能够利用IDDQ测试方法检测芯片数字电路的
故障，同时，通过内部数字信号实现SHIFT模式和CAPTURE模式供电电源的转换，从而实现了
不影响SHIFT模式期间待测数字电路的正常供电，进而可靠的应用了IDDQ测试方法。

[0061] 需要说明的是，上述对本发明的一些实施例进行了描述。其它实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于上述
实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定
要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理
和并行处理也是可以的或者可能是有利的。

[0062] 参考图4，为本发明实施例提供的芯片的结构框图。

[0063] 基于同一发明构思，与上述任意实施例所述的芯片的静态电流测试电路相对应的，本发明还提供了一种芯片，该芯片400包括上述任意实施例所述的芯片的静态电流测试
电路。

[0064] 本发明实施例的芯片，当芯片采用内部Capless LDO供电方式时，利用外部端口在Capture期间输入较小的电流进行IDDQ测试，从而测量芯片的静态电流，解决了无法测量内
部Capless LDO电流大小的问题，同时，该外部端口该可以和芯片的普通GPIO复用，无需额
外的电源PAD，从而节省了引脚；此外，利用内部的数字信号切换SHIFT模式和CAPTURE模式
的供电电源，不影响SHIFT期间待测电路的正常供电方式，在保证芯片正常运行的同时对静
态电流进行及时测试。

[0065] 基于同一发明构思，与上述任意实施例所述的测试电路相对应的，本发明还提供了一种电子设备，包括上述所述的芯片，用于实现前述任一实施例中相应的芯片的静态电
流测试电路，并且具有相应的有益效果，在此不再赘述。

[0066] 需要说明的是，在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可
读介质中，以供指令执行系统、装置或设备（如基于计算机的系统、包括处理器的系统或其
他可以从指令执行系统、装置或设备取指令并执行指令的系统）使用，或结合这些指令执行
系统、装置或设备而使用。就本说明书而言，“计算机可读介质”可以是任何可以包含、存储、
通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设
备而使用的装置。计算机可读介质的更具体的示例（非穷尽性列表）包括以下：具有一个或
多个布线的电连接部（电子装置），便携式计算机盘盒（磁装置），随机存取存储器（RAM），只
读存储器（ROM），可擦除可编辑只读存储器（EPROM或闪速存储器），光纤装置，以及便携式光
盘只读存储器（CDROM）。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其
他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必
要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器
中。

[0067] 应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件
或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下
列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路
的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列（PGA），现场
可编程门阵列（FPGA）等。

[0068] 在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特
点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不
一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何
的一个或多个实施例或示例中以合适的方式结合。

[0069] 在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

[0070] 此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者
隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三
个等，除非另有明确具体的限定。

[0071] 在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内
部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员
而言，可以根据具体情况理解上述术语在本发明中的具体含义。

[0072] 在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在
第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示
第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第
一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

[0073] 尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述
实施例进行变化、修改、替换和变型。