[0001] 本发明有关于一种利用半导体晶片作为晶片座的封装结构，特别有关于一种利用半导体晶片区隔导线架上不同电位且通过半导体基板上的内连结构进行晶片间的连线的封装结构。

[0002] 智慧型功率模块(Intelligent Power Module，IPM)将多颗功率元件(如，互补金属氧化半导体)、栅极驱动电路以及被动元件集合于一体的高效能且高可靠度封装技术。由于乘载微处理器、栅极驱动电路、功率元件以及自举二极管(Bootstrap Diode)的载板的电位相互不同，因此必须在导线架上分割为不同电位的晶片座，特别是不同电位的晶片座之间必须保持足够的高压间距，因而造成封装的面积无法缩小、导线架制作困难等问题。此外，功率元件的晶片座必须分割成小尺寸，造成散热能力不佳以及晶片之间的走线变得复杂。

[0003] 为了克服因分割导线架而衍生的各种问题，有必要针对智慧型功率模块的导线架进行优化。

[0128] 以下说明为本发明的实施例。其目的是要举例说明本发明一般性的原则，不应视为本发明的限制，本发明的范围当以权利要求范围所界定者为准。

[0129] 能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种元件、组成成分、区域、层、及/或部分，这些元件、组成成分、区域、层、及/或部分不应被这些用语限定，且这些用语仅是用来区别不同的元件、组成成分、区域、层、及/或部分。因此，以下讨论的一第一元件、组成成分、区域、层、及/或部分可在不偏离本揭露一些实施例的教示的情况下被称为一第二元件、组成成分、区域、层、及/或部分。

[0130] 此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图式的一个元件对于另一元件的相对关系。能理解的是，如果将图式的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。

[0131] 能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种元件、组成成分、区域、层、及/或部分，这些元件、组成成分、区域、层、及/或部分不应被这些用语限定，且这些用语仅是用来区别不同的元件、组成成分、区域、层、及/或部分。因此，以下讨论的一第一元件、组成成分、区域、层、及/或部分可在不偏离本揭露一些实施例的教示的情况下被称为一第二元件、组成成分、区域、层、及/或部分。

[0132] 除非另外定义，在此使用的全部用语(包括技术及科学用语)具有与此篇揭露所属的本领域技术人员所通常理解的相同涵义。能理解的是，这些用语，例如在通常使用的字典中定义的用语，应被解读成具有与相关技术及本揭露的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本揭露实施例有特别定义。

[0133] 在本揭露一些实施例中，相对性的用语例如“下”、“上”、“水平”、“垂直”、“之下”、“之上”、“顶部”、“底部”等等应被理解为该段以及相关图式中所绘示的方位。此相对性的用语仅是为了方便说明之用，其并不代表其所叙述的装置需以特定方位来制造或运作。而关于接合、连接的用语例如“连接”、“互连”等，除非特别定义，否则可指两个结构直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接之用语亦可包括两个结构都可移动，或者两个结构都固定的情况。

[0134] 值得注意的是，以下所揭露的内容可提供多个用以实践本发明的不同特点的实施例或范例。以下所述的特殊的元件范例与安排仅用以简单扼要地阐述本发明的精神，并非用以限定本发明的范围。此外，以下说明书可能在多个范例中重复使用相同的元件符号或文字。然而，重复使用的目的仅为了提供简化并清楚的说明，并非用以限定多个以下所讨论的实施例以及/或配置之间的关系。此外，以下说明书所述的一个特征连接至、耦接至以及/或形成于另一特征之上等的描述，实际可包含多个不同的实施例，包括该等特征直接接触，或者包含其它额外的特征形成于该等特征之间等等，使得该等特征并非直接接触。

[0135] 图1显示根据本发明的一实施例所述的封装结构的上视图。如图1所示，封装结构100包括第一载板110、第二载板120以及第三载板130。第一载板110耦接至第一电压V1。第二载板120设置于第一载板110之上，且耦接至第二电压V2。第三载板130设置于第一载板
110之上，且耦接至第三电压V3。根据本发明的一实施例，第一电压V1、第二电压V2以及第三电压V3相互不同。根据本发明的一些实施例，第一载板110为导线架。

[0136] 如图1所示，第二载板120包括第一内连结构121以及第二内连结构122，其中第一内连结构121与第二内连结构122相互电性隔离。第三载板130包括第三内连结构131以及第四内连结构132，其中第三内连结构131以及第四内连结构132相互电性隔离。

[0137] 如图1所示，封装结构100更包括第一电子装置IC1以及第二电子装置IC2。第一电子装置IC1设置于第一内连结构121之上，且与第一内连结构121相互接触。第二电子装置IC2设置于第三内连结构131之上，且与第三内连结构131相互接触。根据本发明的一实施例，第一内连结构121以及第三内连结构131为晶片座。根据本发明的一些实施例，第一电子装置IC1以及第二电子装置IC2可为电子元件，其中电子元件包括电阻、电感、电容、晶体管以及二极管。

[0138] 第一电子装置IC1包括第一焊垫PD1，第一焊垫PD1通过第一金属导线BW1电性耦接至第二内连结构122。第二电子装置IC2包括第二焊垫PD2，第二焊垫PD2通过第二金属导线BW2电性耦接至第四内连结构132。

[0139] 此外，第二内连结构122通过第三金属导线BW3电性耦接至第四内连结构132。根据本发明的一些实施例，第一金属导线BW1、第二金属导线BW2以及第三金属导线BW3为封装结构100的焊线(bondwire)。换句话说，第一焊垫PD1通过封装结构100的焊线以及第二载板120与第三载板130的内连结构，而电性耦接至第二焊垫PD2。

[0140] 根据本发明的另一实施例，第一焊垫PD1亦可通过封装结构100的焊线电性耦接至第四内连结构132，再通过封装结构100的焊线电性耦接至第二焊垫PD2。由于焊垫可通过焊线以及载板的内连结构而电性耦接至另一焊垫，因此可增加封装结构内部电性耦接的自由度。

[0141] 如图1所示，第一电子装置IC1以及第二电子装置IC2分别设置于第二载板120以及第三载板130之上，并且第二载板120以及第三载板130皆设置于第一载板110之上且与第一载板110电性隔离，因此第一电子装置IC1以及第二电子装置IC2操作时所产生的热，即可分别通过第二载板120以及第三载板130传导至第一载板110进行散热。相对于分割导线架方式，维持第一载板110的整体性有助于提升散热效率。

[0142] 图2显示根据本发明的一实施例所述的封装结构的剖面图。如图2所示，载板200包括基板201，其中基板201包括底面BS以及顶面TS。根据本发明的一些实施例，基板201为半导体基板。基板201可包含硅，或者基板201可包含其他元素半导体，也可包含化合物半导体，例如碳化硅(silicon carbide)、砷化镓(gallium arsenic)、砷化铟(indium arsenide)及磷化铟(indium phosphide)。基板201可包含合金半导体，例如硅锗(silicon germanium)、硅锗碳(silicon germanium carbide)、砷磷化镓(gallium arsenic phosphide)及铟磷化镓(gallium indium phosphide)。

[0143] 在一些实施例中，基板201包含外延层，例如，基板201具有位于半导体块材上的外延层。再者，基板201可包含绝缘上覆半导体(semiconductor‑on‑insulator,SOI)结构。例如，基板201可包含下埋氧化(buried oxide,BOX)层，其借由例如植氧分离(separation by implanted oxide,SIMOX)或其他适合的技术，例如晶片接合(bonding)和磨片工艺来形成。

[0144] 载板200包括绝缘层202、第一内连结构203以及第二内连结构204。绝缘层202包括厚度D，绝缘层202设置于基板201的顶面TS之上，且与顶面TS相互接触。第一内连结构203以及第二内连结构204设置于绝缘层202之上且远离顶面TS，并且第一内连结构203以及第二内连结构204相互电性分离。根据本发明的一实施例，第一内连结构203以及第二内连结构204由金属所组成。

[0145] 如图2所示的实施例，第一内连结构203以及第二内连结构204皆与绝缘层202相互接触。根据本发明的另一实施例，第一内连结构203以及第二内连结构204可相互堆叠，并且第一内连结构203以及第二内连结构204具有额外的绝缘层。举例来说，第二内连结构204与绝缘层202相互接触，第一内连结构203形成于第二内连结构204之上，且第一内连结构203以及第二内连结构204具有绝缘层。在此仅以图2所示的实施例进行说明解释，并未以任何形式限定于此。

[0146] 根据本发明的一实施例，图2的载板200为沿着图1的线A‑A’进行切割。因此，载板200对应至图1的第二载板120，基板201的底面BS与图1的第一载板110相互接触，第一电子装置IC1设置于第一内连结构203之上且与第一内连结构203相互接触，使得基板201耦接至第一电压V1且第一内连结构203耦接至第二电压V2。根据本发明的一实施例，绝缘层202的厚度D由第一电压V1以及第二电压V2的电压差所决定。根据本发明的其他实施例，载板200亦对应至图1的第三载板130。

[0147] 根据本发明的一些实施例，电子元件可形成于载板200中，其中电子元件包括主动元件以及被动元件。根据本发明的一实施例，可利用第一内连结构203及/或第二内连结构204或其他额外的内连结构形成电感以及电阻。根据本发明的一些实施例，第一内连结构
203以及基板201之间(或第二内连结构204以及基板201之间)可形成电容元件。根据本发明的另一实施例，可利用第二载板200的氧化物层形成电容以及电阻。

[0148] 根据本发明的另一实施例，图2的载板200为沿着图1的线B‑B’进行切割。因此，第一内连结构203对应至图1的第二载板120，第二内连结构204对应至图1的第三载板130。换句话说，图1的第二载板120以及第三载板130形成于相同的基板201以及绝缘层202，绝缘层202的厚度可根据第一内连结构203以及基板201的电压差以及第二内连结构204以及基板
201的电压差而改变。

[0149] 根据本发明的另一实施例，图1的第二载板120以及第三载板130亦可形成于不同的基板上。根据本发明的其他实施例，载板200可包括其他的内连结构，用以进行走线以及形成电子元件。以下的实施例中，将以不同的载板形成于相同的基板之上进行说明解释，但并未以任何形式限定于此。图3显示根据本发明的一实施例所述的马达驱动电路的方块图。如图3所示，马达驱动电路300包括微处理器310、第一自举二极管BD1、第二自举二极管BD2、第三自举二极管BD3、电阻R以及栅极驱动电路320。微处理器310由供应电压VCC以及接地端GND所供电，并且根据输入信号SIN而产生控制信号SCTL。

[0150] 供应电压VCC通过电阻R而产生内部供应电压VCCI，第一自举二极管BD1、第二自举二极管BD2以及第三自举二极管BD3将内部供应电压VCCI，分别升压为第一自举电压VB1、第二自举电压VB2以及第三自举电压VB3，电阻R用以限制供应电压VCC流至第一自举二极管BD1、第二自举二极管BD2以及第三自举二极管BD3的电流。栅极驱动电路320由供应电压VCC以及接地端GND所供电，且包括第一上桥驱动电路321、第二上桥驱动电路322、第三上桥驱动电路323、第一下桥驱动电路324、第二下桥驱动电路325以及第三下桥驱动电路326。

[0151] 栅极驱动电路320根据控制信号SCTL，而使第一上桥驱动电路321、第二上桥驱动电路322、第三上桥驱动电路323、第一下桥驱动电路324、第二下桥驱动电路325以及第三下桥驱动电路326分别产生第一上桥驱动信号SH1、第二上桥驱动信号SH2、第三上桥驱动信号SH3、第一下桥驱动信号SL1、第二下桥驱动信号SL2以及第三下桥驱动信号SL3。

[0152] 如图3所示，马达驱动电路300更包括第一上桥晶体管TH1、第二上桥晶体管TH2、第三上桥晶体管TH3、第一下桥晶体管TL1、第二下桥晶体管TL2以及第三下桥晶体管TL3。第一上桥晶体管TH1、第二上桥晶体管TH2以及第三上桥晶体管TH3分别根据第一上桥驱动信号SH1、第二上桥驱动信号SH2以及第三上桥驱动信号SH3，而将输入电压VIN分别输出为第一输出电压VO1、第二输出电压VO2以及第三输出电压VO3。

[0153] 第一上桥驱动信号SH1位于输入电压VIN以及第一输出电压VO1之间，用以完全导通以及不导通第一上桥晶体管TH1。第二上桥驱动信号SH2位于输入电压VIN以及第二输出电压VO2之间，用以完全导通以及不导通第二上桥晶体管TH2。第三上桥驱动信号SH3位于输入电压VIN以及第三输出电压VO3之间，用以完全导通以及不导通第三上桥晶体管TH3。

[0154] 第一下桥晶体管TL1、第二下桥晶体管TL2以及第三下桥晶体管TL3分别根据第一下桥驱动信号SL1、第二下桥驱动信号SL2以及第三下桥驱动信号SL3，而分别将第一输出电压VO1、第二输出电压VO2以及第三输出电压VO3下拉至第一下桥电压VL1、第二下桥电压VL2以及第三下桥电压VL3。

[0155] 由于微处理器310、栅极驱动电路320、第一自举二极管BD1、第二自举二极管BD2、第三自举二极管BD3、第一上桥晶体管TH1、第二上桥晶体管TH2、第三上桥晶体管TH3、第一下桥晶体管TL1、第二下桥晶体管TL2以及第三下桥晶体管TL3分别放置于不同电压的晶片座，因此以下将以图3的马达驱动电路300为例，详细说明本发明所提出的封装结构，然而本发明并未限定于此。

[0156] 然而，为了简化说明，以下将针对栅极驱动电路320、第一自举二极管BD1、第二自举二极管BD2、第三自举二极管BD3、第一上桥晶体管TH1、第二上桥晶体管TH2、第三上桥晶体管TH3、第一下桥晶体管TL1、第二下桥晶体管TL2以及第三下桥晶体管TL3之间连接关系，进行说明解释。

[0157] 图4显示根据本发明的图3的马达驱动电路的封装结构的上视图。以下为了简化说明，图4的封装结构400并未完全对应至图3的马达驱动电路300。

[0158] 如图4所示，封装结构400包括第一载板410、第二载板420、第三载板430、第四载板440、第五载板450以及第六载板460，其中第二载板420、第三载板430、第四载板440、第五载板450以及第六载板460皆设置于第一载板410之上。根据本发明的一实施例，第二载板420、第三载板430、第四载板440、第五载板450以及第六载板460为不同的内连结构形成于相同的基板上，并且彼此电性分离。

[0159] 如图4所示，图3的微处理器310以及栅极驱动电路320设置于第一载板410之上，且与第一载板410相互接触。第一自举二极管BD1、第二自举二极管BD2以及第三自举二极管BD3皆设置于第二载板420之上，且与第二载板420相互接触。第一自举二极管BD1通过第一金属导线BW1将第一自举电压VB1提供至第一针脚PIN1，且通过第二金属导线BW2、第一连接线421以及第三金属导线BW3而将第一自举电压VB1提供至栅极驱动电路320。

[0160] 第二自举二极管BD2通过第四金属导线BW4而将第二自举电压VB2提供至第二针脚PIN2，且通过第五金属导线BW5、第二连接线422以及第六金属导线BW6而将第二自举电压VB2提供至栅极驱动电路320。根据本发明的一实施例，第一连接线421以及第二连接线422由与第二载板420、第三载板430、第四载板440、第五载板450以及第六载板460不同且位于相同基板上的其他内连结构所形成。换句话说，第一连接线421以及第二连接线422与第二载板420、第三载板430、第四载板440、第五载板450以及第六载板460电性分离，且位于相同的基板上。

[0161] 根据本发明的一些实施例，当第一自举二极管BD1以及第二自举二极管BD2分别通过第一虚拟导线BWD1以及第二虚拟导线BWD2而连接至栅极驱动电路320时，如图4所示可知第一虚拟导线BWD1以及第二虚拟导线BWD2会发生交叉的现象而造成走线困难。因此，第一连接线421以及第二连接线422提供了封装结构400的内部走线的弹性。

[0162] 第四针脚PIN4通过第八金属导线BW8而将供应电压VCC经由电阻R而提供第二载板420，其中电阻R形成于第二载板420之上。根据本发明的一实施例，由于图3的电阻R形成于第二载板420之上而将外部元件整合至封装中，不但可以减少一个外部电子元件，更可借此缩小电路面积。此外，第四针脚PIN4通过第九金属导线BW9而将供应电压VCC提供至栅极驱动电路320，第五针脚PIN5通过第十金属导线BW10而将供应电压VCC提供至微处理器310。

[0163] 第六针脚PIN6通过第十一金属导线BW11而将输入电压VIN提供至第三载板430，并且第一上桥晶体管TH1、第二上桥晶体管TH2以及第三上桥晶体管TH3设置于第三载板430之上，且与第三载板430相互接触。

[0164] 第一上桥晶体管TH1通过第十二金属导线BW12而自栅极驱动电路320接收第一上桥驱动信号SH1，通过第十三金属导线BW13而将第一输出电压VO1提供至第四载板440，第四载板440再通过第十四金属导线BW14而将第一输出电压VO1提供至第七针脚PIN7。

[0165] 第五载板450通过第十七金属导线BW17而将第二输出电压VO2提供至第八针脚PIN8。第三上桥晶体管TH3通过第十六金属导线BW16而将第三输出电压VO3提供至第六载板460，第六载板460再通过第十七金属导线BW17而将第三输出电压VO3提供至第九针脚PIN9。

[0166] 第十三针脚PIN13通过第十八金属导线BW18而将接地端GND电性耦接至微处理器310，再通过第十九金属导线BW19而将接地端电性耦接至第一载板410。此外，栅极驱动电路
320通过第二十金属导线BW20，而电性耦接至第一载板410的接地端GND。根据本发明的一些实施例，金属导线BW1～BW20为封装结构400的焊线。

[0167] 如图4所示，第一自举电压VB1、第二自举电压VB2、第三自举电压VB3、第一下桥驱动电压SL1以及第二下桥驱动电压SL2必须跨越其他焊线才能够进行走线。通过基板上的内连结构，可显着的降低仅利用焊线进行走线的复杂度。此外，由于第二载板420、第三载板430、第四载板440、第五载板450以及第六载板460皆形成于相同的基板之上，可通过增加载板以及基板之间的绝缘层的厚度来保持足够的高压隔离间距。换句话说，相对于分割导线架需保持水平方向的间距以抵挡高压，载板以及基板之间通过增加绝缘层的垂直厚度以抵挡高压，因此封装的面积得以缩小。再者，由于高压元件皆设置于基板之上且导线架(即，第一载板410)并未分割，因此导线架制作难度降低，并且散热能力并未因分割导线架而降低。

[0168] 本发明在此提出的封装结构能够避免分割导线架而衍生的各种问题。在维持导线架最大化的前提下提供具有不同电压的晶片座，除了保留了导线架的散热性能外，同时缩小了封装的面积且降低导线架制作的难度。此外，本发明提出的封装结构更提供了额外的走线的自由度，大幅降低焊线的走线难度。再者，晶片座下方可形成各种的主动元件以及被动元件，且晶片座周围也可整合其他外部元件，进而提高了系统单封装(System in a Package，SiP)的可行性。

[0169] 虽然本揭露的实施例及其优点已揭露如上，但应该了解的是，任何本领域技术人员，在不脱离本揭露的精神和范围内，当可作更动、替代与润饰。此外，本揭露的保护范围并未侷限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何本领域技术人员可从本揭露一些实施例的揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本揭露一些实施例使用。因此，本揭露的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求范围构成个别的实施例，且本揭露的保护范围也包括各个权利要求范围及实施例的组合。