[0001] 本公开实施例是有关于一种半导体元件及其制造方法，且特别是 有关于一种存储器元件及其制造方法。

[0002] 非易失性存储器元件(如，快闪存储器)由于具有使存入的数据 在断电后也不会消失的优点，因此成为个人计算机和其他电子设备所 广泛采用的一种存储器元件。

[0003] 目前业界较常使用的快闪存储器阵列包括或非门(NOR)快闪存 储器与与非门(NAND)快闪存储器。由于NAND快闪存储器的结 构是使各存储单元串接在一起，其集成度与面积利用率较NOR快闪 存储器佳，已经广泛地应用在多种电子产品中。此外，为了进一步地 提升存储器元件的集成度，发展出一种三维NAND快闪存储器。然 而，仍存在许多与三维NAND快闪存储器相关的挑战。举例来说， 做为逻辑门的阈值电压会因为通道柱的掺杂浓度不均匀，而有不易控 制的问题。

[0004] 公开内容

[0005] 本公开提供一种存储器元件，可以改善通道柱的掺杂浓度的均匀 性，以有效控制逻辑门的阈值电压。

[0006] 本公开实施例提出一种存储器元件包括：基底、位于所述基底上 的内连线结构、位于所述内连线结构上的导体层、位于所述导体层上 停止层、位于所述停止层上的栅极叠层结构。所述栅极叠层结构包括 相互交替的多个绝缘层以及多个栅极导体层。所述栅极叠层结构的最 底层的绝缘层的厚度与所述停止层的厚度的比为1∶1～1∶2。所述存 储器元件还包括延伸穿过所述栅极叠层结构与所述停止层并且与所 述导体层连接的通道柱以及位于所述通道柱的外侧壁与所述多个栅 极导体层之间的电荷储存结构。

[0007] 本公开实施例提出一种存储器元件包括：基底、位于所述基底上 的内连线结构、位于所述内连线结构上的导体层、位于所述导体层上 停止层、位于所述停止层上的栅极叠层结构。所述栅极叠层结构包括 相互交替的多个绝缘层以及多个栅极导体层。所述停止层的材料不同 于所述多个栅极导体层的材料以及所述多个绝缘层的材料。所述存储 器元件还包括延伸穿过所述栅极叠层结构与所述停止层并且与所述 导体层连接的通道柱以及位于所述通道柱的外侧壁与所述多个栅极 导体层之间的电荷储存结构。

[0008] 基于上述，本公开实施例可以减小最底层的栅极导体层与停止层 下方的导体层之间的距离，使得栅极叠层结构下方的导体层中的掺质 可以扩散至做为逻辑门的最底层的栅极导体层所对应的通道柱中，使 逻辑门具有所期望的阈值电压。

[0051] 图1A至图1K是依照本公开一实施例所示的一种三维存储器元 件制造方法的剖面示意图。图2是图1K的局部放大图。

[0052] 请参照图1A，提供基底100。基底100可以包括半导体基底10、 元件层20与内连线结构30。半导体基底10例如含硅基底。在半导 体基底10上形成元件层20。元件层20可以包括有源元件或是无源 元件。有源元件例如是晶体管、二极管等。无源元件例如是电容器、 电感等。晶体管可以是N型金属氧化物半导体(NMOS)晶体管、P 型金属氧化物半导体(PMOS)晶体管或是互补式金属氧化物半导体 元件(CMOS)。内连线结构30形成在元件层20上。内连线结构30 可以包括多层介电层以及形成在多层介电层中的导体内连线。导体内 连线包括多个插塞与多个导线等。介电层分隔垂直方向上相邻的导 线。导线之间可通过插塞连接，且导线可通过插塞连接到元件层20。 插塞与导线的材料包括多晶硅或包括铜、钨和铝的金属

[0053] 在内连线结构30上形成叠层结构SK1。叠层结构SK1包括在Z 方向上交替叠层的多个绝缘层92与多个导体层94。在一实施例中， 绝缘层92的材料包括氧化硅，而导体层94的材料包括掺杂多晶硅。 掺杂多晶硅的掺质可以包括三族的元素(例如是硼)，或是五族的元 素(例如是磷)。绝缘层92与导体层94的数量不限于图中所示的。 由于存储器阵列将形成在叠层结构SK1的正上方，而元件层20例如 是互补式金属氧化物半导体元件(CMOS)形成在存储器阵列下方， 因此，此种架构又可称为互补式金属氧化物半导体元件在存储器阵列 下方(CMOS‑Under‑Array，CUA)结构。

[0054] 请参照图1A，在叠层结构SK1上形成停止层ESL。停止层ESL 的材料与绝缘层92的材料不同，且与导体层94的材料不同。停止层 ESL的材料的成分包含碳、铝或其组合。停止层ESL例如是碳掺杂 的多晶硅、碳硼掺杂的多晶硅、碳磷掺杂的多晶硅、氧化铝或其组合。 在一些实施例中，停止层ESL与导体层94具有相同的基材，但具有 不同掺质。举例来说，停止层ESL为碳掺杂的多晶硅、碳硼掺杂的 多晶硅；导体层94为硼掺杂的多晶硅或磷掺杂的多晶硅。停止层ESL 的厚度例如是400埃至800埃。

[0055] 请参照图1A，在停止层ESL上形成叠层结构SK2。叠层结构SK2 包括Z方向上交替叠层的多个绝缘层102与多个中间层104。绝缘层 102与中间层104的材料不同。在一实施例中，绝缘层102的材料包 括氧化硅，而中间层104的材料包括氮化硅。绝缘层102与中间层 104的厚度分别例如是400埃至450埃。在一些中实施例中，停止层 ESL的厚度小于叠层结构SK2的最底层的绝缘层1021的厚度的2.1 倍。举例来说，最底层的绝缘层1021的厚度与停止层ESL的厚度的 比为1∶1～1∶2。

[0056] 将叠层结构SK2的中间层104与绝缘层102图案化，以形成阶 梯结构(未示出)。在一些实施例中，阶梯结构可以经由多阶段的图 案化工艺来形成，但本公开不以此为限。图案化工艺可以包括光刻、 蚀刻与修整(trim)等工艺。之后，在基底100上方形成介电层(未 示出)，以覆盖阶梯结构。介电层的材料例如是氧化硅。介电层的形 成方法例如是形成介电材料层，以填覆盖阶梯结构。

[0057] 请参照图1A，进行图案化工艺，移除部分的叠层结构SK2、部 分的停止层ESL与部分的叠层结构SK1，以形成穿过叠层结构SK2、 停止层ESL与叠层结构SK1的一个或多个开口106。在一实施例中， 开口106可具有略微倾斜的侧壁，如图1A所示。在另一实施例中， 开口
106可具有大致垂直的侧壁(未示出)。在一实施例中，开口 106又称为垂直通道(vertical channel；VC)孔洞。在一实施例中， 开口106可以经由单阶段的光刻与蚀刻工艺来形成。在另一实施例 中，开口106以多个阶段的光刻与蚀刻工艺。之后在开口106中形成 垂直通道柱CP。垂直通道柱CP可以以下所述的方法来形成。首先， 请继续参照图1A，在开口106的侧壁与底面上形成电荷储存结构 108。电荷储存结构108可以是复合层，例如是包括隧穿层(或称为 能隙工程隧穿介电层)1081、电荷储存层1082以及阻挡层1083。在一 实施例中，隧穿层1081为氧化物，电荷储存层1082为氮化物，阻挡 层1083为氧化物。

[0058] 然后，请继续参照图1A，在电荷储存结构108上形成通道柱110。 在一实施例中，通道柱110的材料包括多晶硅或掺杂多晶硅。在一实 施例中，通道柱110覆盖开口106的侧壁上的电荷储存结构108，并 且在开口106的底面也覆盖通道柱110。接着，在开口106的下部形 成绝缘柱112。在一实施例中，绝缘柱112的材料包括氧化硅。之后， 在开口106的上部形成导体插塞114，且导体插塞114与通道柱110 接触。在一实施例中，导体插塞114的材料包括掺杂多晶硅。通道柱 110、绝缘柱112以及导体插塞114可合称为垂直通道柱CP。电荷储 存结构108环绕在垂直通道柱CP的竖直外表面。

[0059] 请参照图1B，在叠层结构SK2上形成绝缘顶盖层115。叠层结 构SK2与绝缘顶盖层115可合称为叠层结构SK3。之后，对叠层结 构SK3进行光刻与蚀刻工艺，以形成多个沟道
116。沟道116在X 方向上延伸，且穿过叠层结构SK3，而将叠层结构SK3区分成多个 区块B(例如区块B1、区块B2与区块B3)。在一实施例中，沟道 116可具有略微倾斜的侧壁，如图1B所示。在另一实施例中，沟道 116可具有大致垂直的侧壁(未示出)。沟道116裸露出绝缘顶盖层 115、中间层104、绝缘层102与停止层ESL的侧壁以及停止层ESL 的表面。

[0060] 在进行蚀刻时，停止层ESL可以做为蚀刻停止层。在进行蚀刻 的过程中，绝缘层102与停止层ESL之间具有高的蚀刻选择比。举 例来说，本公开的实施例中，绝缘层102与停止层ESL之间的蚀刻 选择比例如是20至60。此比例远大于绝缘层102与掺杂(硼或磷) 多晶硅之间的蚀刻选择比(例如是10至20)。因此，本公开实施例 可以使用相当薄的停止层ESL来做为蚀刻的停止层，且此蚀刻阶段 形成的沟道116可以停止于停止层，而不会贯穿停止层ESL。

[0061] 请参照图1C，继续进行蚀刻工艺，以移除沟道116底部的停止 层ESL，形成沟道116a。沟道116a的底部裸露出叠层结构SK1的上 层绝缘层921，如图1C所示。请参照图1D，继续进行蚀刻工艺，以 移除沟道116a底部的上层绝缘层921，以形成沟道116b，如图1D所 不。

[0062] 请参照图1D，在叠层结构SK3上以及沟道116b中形成保护层117。保护层117包括与绝缘层102不同的介电材料，例如是氮化硅 或是氧化硅/氮化硅/氧化硅复合层。

[0063] 请参照图1E，进行各向异性蚀刻工艺，以移除沟道116b底部的 保护层117，以形成保护层117a，且使得沟道116b的底部裸露出叠 层结构SK1的导体层941。

[0064] 请参照图1F，进行选择性蚀刻工艺，以移除导体层941，形成水 平开口123，如图1F所示。请参照图1G，继续进行选择性蚀刻工艺， 以移除水平开口123所裸露的绝缘层921与922，形成水平开口123a， 如图1G所示。将一部分的电荷储存结构108移除，水平开口123a 裸露出通道柱110。

[0065] 请参照图1H，在沟道116b以及水平开口123a之中填入导体层 93，例如是掺杂多晶硅层。在水平开口123a中的导体层93与下方的 导体层942共同形成导体层120。导体层120可做为源极线。导体层 93的形成方法例如是在叠层结构SK3上以及沟道116b与水平开口 123a之中填入导体材料层，然后，再进行回蚀刻，以移除叠层结构 SK3上方以及沟道116b之中的导体材料层。导体层93的材料例如是 掺杂多晶硅。掺杂多晶硅的掺质可以包括三族(例如是硼)的元素， 或是五族(例如是磷)的元素。导体层93与所裸露出来的通道柱110 直接接触。

[0066] 请参照图1I与图1J，进行栅极取代工艺，将中间层104取代为 栅极导体层126。首先，请参照图1I，通过沟道116b进行选择性蚀 刻工艺，蚀刻保护层117，再蚀刻中间层104，以形成多个水平开口 121。水平开口121裸露出部分电荷储存结构108的侧壁以及绝缘层 102的上下表面。选择性蚀刻工艺可以是各向同性蚀刻，例如是湿法 蚀刻工艺。湿法蚀刻工艺所采用的蚀刻剂例如是热磷酸。

[0067] 请参照图1J，在沟道116b以及水平开口121中形成栅极导体层 126。栅极导体层126例如是包括势垒层122以及金属层124。在一 实施例中，势垒层122的材料包括钛(Ti)、氮化钛(TiN)、钽(Ta)、 氮化钽(TaN)或其组合，而金属层124的材料包括钨(W)。势垒 层122与金属层124的形成方法例如是在叠层结构SK3上以及沟道116b与水平开口121之中填入势垒材料层与金属层材料层，然后， 再进行回蚀刻，以移除叠层结构SK3上方以及沟道116b之中的势垒 材料层与金属层材料层。栅极导体层126、绝缘层102与绝缘顶盖层 115形成栅极叠层结构GSK。

[0068] 请参照图1K，在沟道116b之中形成着陆在导体层942，且与导 体层942电性连接的多个导体分隔结构SLT。导体分隔结构SLT可以 包括间隙壁128与导体填充层130。间隙壁128形成在沟道116b的 侧壁上。导体填充层130填入沟道116b剩余的空间中。间隙壁128 包括介电材料，例如是氧化硅。间隙壁128形成的方法例如是在栅极 叠层结构GSK上以及沟道
116b之中填入间隙壁材料层，然后，再进 行回蚀刻，以移除栅极叠层结构GSK3上方以及沟道116b底部的间 隙壁材料层。导体填充层130的材料包括掺杂多晶硅或是钨。导体填 充层
130的形成方法例如是在栅极叠层结构GSK上以及沟道116b剩 余的空间之中填入导体材料层，然后，再进行回蚀刻，以移除栅极叠 层结构GSK上方的导体材料层。

[0069] 其后，可以再进行后续的相关工艺，以完成存储器元件的制作。

[0070] 图2是图1K的局部放大图。

[0071] 请参照图2，在本公开实施例中，存储元件包括设置在导体层120 与栅极叠层结构GSK之间设置停止层ESL。停止层ESL的材料与导 体层120不同，且与绝缘层102以及栅极导体层126不同。在形成沟 道116(图1B)的过程中，绝缘层102与停止层ESL之间具有相当 高的蚀刻选择性，因此，可以使用较薄的停止层ESL做为蚀刻停止 层。在一些实例中，栅极叠层结构GSK的最底层的绝缘层1021的厚 度W2与停止层ESL的厚度W1的比例如为1∶1～1∶2。

[0072] 由于停止层ESL的厚度W1较薄，导体层120与栅极叠层结构 GSK的最底层的栅极导体层1261之间的距离D较小。因此后续在进 行热处理时，导体层93之中的掺质93i可以先横向扩向至与其相同 水平高度的通道柱110中，再垂直向上移动较小的距离D而扩散至 与最底层的栅极导体层1261相同水平高度的通道柱110中。因此， 可以缩短热处理的时间，减少热预算。热处理可以在任何阶段进行。 在一些实施例中，热处理在进行栅极取代工艺之前进行。在另一些实 施例中，热处理在进行栅极取代工艺之后，形成导体分隔结构SLT 之前进行。在又一些实施例中，热处理在形成导体分隔结构SLT之 后进行。热处理的温度例如是700摄氏度至900摄氏度。热处理的时 间例如是20分钟至60分钟。

[0073] 本公开的停止层可以是单层(如以上实施例所述)。在另一实施 例中，停止层也可以是多层，如图3A至图3K所示。

[0074] 图3A至图3K是依照本公开一实施例为一种三维存储器元件制 造方法的剖面示意图。

[0075] 请参照图3A，在基底100上形成叠层结构SK1、停止层ESL与 叠层结构SK2。基底100、叠层结构SK1与叠层结构SK2可与上述 实施例的基底100、叠层结构SK1与叠层结构SK2相同。本实施例 的停止层ESL包括下层停止层ESL2与上层停止层ESL1。下层停止层 ESL2的材料与上层停止层ESL1的材料不同。下层停止层ESL2的材 料例如是掺杂多晶硅。掺杂多晶硅的掺质可以包括三族的元素(例如 是硼)，或是五族的元素(例如是磷)。在一些实施例中，下层停止 层ESL2与导体层94具有相同的基材，且具有相同掺质。上层停止层 ESL1的材料的成分包含碳、铝或其组合。上层停止层ESL1例如是碳 掺杂的多晶硅、碳硼掺杂的多晶硅、碳磷掺杂的多晶硅、氧化铝或其 组合。在一些实施例中，上层停止层ESL1与下层停止层ESL2具有相 同的基材，但具有不同掺质。举例来说，上层停止层ESL1为碳掺杂 的多晶硅、碳硼掺杂的多晶硅；下层停止层ESL2为硼掺杂的多晶硅 或磷掺杂的多晶硅。

[0076] 请参照图3A，依照上述方法，在叠层结构SK2、停止层ESL与 叠层结构SK1中形成电荷储存结构108与垂直通道柱CP。

[0077] 请继续参照图3B，在叠层结构SK2上形成绝缘顶盖层115。叠 层结构SK2与绝缘顶盖层115可合称为叠层结构SK3。之后，对叠 层结构SK3进行光刻与蚀刻工艺，以形成多个沟道316。在进行蚀刻 时，上层停止层ESL1可以做为蚀刻停止层。沟道316裸露出绝缘顶 盖层115、中间层104、绝缘层102与上层停止层ESL1的侧壁以及上 层停止层ESL1的表面。

[0078] 请参照图3C与图3D，继续进行蚀刻工艺，以移除沟道116底部 的上层停止层ESL1以及下层停止层ESL2，形成沟道316a。沟道316a 的底部裸露出下层停止层ESL2，如图3C所示。继续进行蚀刻工艺， 以移除沟道316a底部的绝缘层921以形成沟道316b，如图3D所示。

[0079] 请参照图3D，在叠层结构SK3上以及沟道316b中形成保护层 117。

[0080] 请参照图3E，进行各向异性蚀刻工艺，以移除沟道316b底部的 保护层117，以形成保护层117a，且使得沟道316b的底部裸露出叠 层结构SK1的导体层941。

[0081] 请参照图3F与图3G，进行选择性蚀刻工艺，以移除导体层941， 形成水平开口123，如图3F所示。接着，进行选择性蚀刻工艺，以 移除水平开口123所裸露的绝缘层921与922，形成水平开口123a， 如图3G所示。

[0082] 请参照图3H，在沟道316b以及水平开口123a之中填入导体层 93，例如是掺杂多晶硅层。在水平开口123a中的导体层93与下方的 导体层942共同形成导体层120。

[0083] 请参照图3I与图3J，进行栅极取代工艺，将中间层104取代为 栅极导体层126，以形成栅极叠层结构GSK。

[0084] 请参照图3K，在沟道316b之中形成与导体层120电性连接的导 体分隔结构SLT。

[0085] 图4是图3K的局部放大图。

[0086] 请参照图4，在本公开实施例中，存储元件包括设置在导体层120 与栅极叠层结构GSK之间设置停止层ESL。停止层ESL包括上层停 止层ESL1与下层停止层ESL2。上层停止层ESL1的材料与导体层 120、绝缘层102以及栅极导体层126不同。

[0087] 在形成沟道116(图3B)的过程中，绝缘层102与上层停止层 ESL1之间具有相当高的蚀刻选择性，因此，可以使用较薄的上层停 止层ESL1做为蚀刻停止层。在一些实例中，栅极叠层结构GSK的最 底层的绝缘层1021的厚度W2与停止层ESL1的厚度W1’的比例如为1∶1～1∶2。

[0088] 由于停止层ESL的厚度W1’较薄，导体层120与栅极叠层结构 GSK的最底层的栅极导体层1261之间的距离D’较小。因此后续在进 行热处理时，导体层93之中的掺质可以横向扩向至相同水平高度的 通道柱110中，并再垂直向上扩散至与最底层的栅极导体层1261相 同水平高度的通道柱110中。因此，可以使得与最底层的栅极导体层 1261对应的通道柱110具有所需的掺杂浓度。在上述实施例中，三维 快闪存储器结构为三维NAND存储器结构，但本公开不限于此。在 其他实施例中，三维快闪存储器结构可为三维AND存储器结构或三 维NOR存储器结构。

[0089] 本公开实施例的停止层可以在形成导体分隔结构的沟道时做为 蚀刻停止层。由于停止层对于绝缘层具有高蚀刻选择性，因此所需的 厚度相当薄。结果可以减小最底层的栅极导体层与停止层下方的导体 层之间的距离，使得停止层下方的导体层中的掺质可以向上移动较小 的距离而扩散至逻辑门所对应的通道柱中，以使得逻辑门具有适当的 阈值电压。因此，本公开实施例，可通过高选择比的薄停止层，可以 减少热处理的时间，减少热预算。