技术领域 本发明涉及接受光、特别是接受紫外线而产生电流的光电二极管。 背景技术 以往的光电二极管，在SOI(Silicon On Insulator)衬底的低浓度 扩散了N型杂质的硅半导体层中，使高浓度扩散N型杂质而形成为“E” 字形的梳子形状的N+扩散层、和高浓度扩散P型杂质而形成为“π”字 形的梳子形状的P+扩散层的梳齿部啮合而使它们横向相对配置，通过 对与N+扩散层和P+扩散层电连接的金属布线施加规定的电压，来检测 紫外线的强度(例如参照专利文献1)，该SOI衬底是在硅衬底上隔着 嵌入氧化膜形成了厚度150nm左右的硅半导体层的衬底。 [专利文献1]日本特开平7-162024号公报(第4页0025段-第5页 0035段、图2、图3) 目前，随着因臭氧层的破坏而导致的紫外线照射量的增加，太阳光 中包含的紫外线对人体和环境造成的影响越来越使人担忧。 一般来讲，紫外线是指波长为400nm以下的紫外线区域的不可见 光，分为长波紫外线(UV-A波：波长约320～400nm)、中波紫外线(UV-B 波：波长约280～320nm)、和短波紫外线(UV-C波：波长约280nm以 下)，这些波长区域对人体和环境造成的影响不同，UV-A波会导致皮肤 黑化，直至真皮，而造成老化，UV-B波能导致皮肤产生炎症，诱发皮 肤癌，UV-C波虽然有很强的杀菌作用，但会被臭氧层吸收。 因此，人们强烈希望开发出将这3个波长区域的紫外线分开来检测 其强度的传感器。 但是，在上述以往的技术中，虽然可检测出波长400nm以下的紫 外线区域的紫外线的总量，但问题是不能将3个波长区域分开来进行检 测。 发明内容 本发明就是为了解决上述的问题而提出的，目的是提供一种能够将 紫外线的3个波长区域分开来检测其强度的光电二极管。 本发明为了解决上述问题，其特征在于，光电二极管具有形成在绝 缘层上的厚度不同的多个硅半导体层，各种厚度的上述硅半导体层具有 低浓度扩散P型和N型中的任意一种型的杂质而形成的低浓度扩散层， 高浓度扩散P型杂质而形成的P型高浓度扩散层、与高浓度扩散N型 杂质而形成的N型高浓度扩散层，隔着各个上述低浓度扩散层相对配 置。 由此，本发明能够通过运算根据形成于厚度不同的硅半导体层的各 个感光元件的输出，将3个波长区域的紫外线分开来检测其强度，从而 可获得以下效果：可容易得到能将3个波长区域的紫外线分开并检测出 其强度的光电二极管。 附图说明 图1是表示实施例1的光电二极管的上表面的说明图。 图2是表示实施例1的光电二极管的剖面的说明图。 图3是表示实施例1的光电IC的制造方法的说明图。 图4是表示实施例1的光电IC的制造方法的说明图。 图5是表示实施例1的光电IC的制造方法的说明图。 图6是表示实施例1的光电IC的制造方法的说明图。 图7是表示硅(100)的光吸收系数的波长依赖性的曲线图。 图8是表示基于硅半导体层厚度的光吸收率的曲线图。 图9是表示光吸收率成为10％时的波长的曲线图。 图10是表示实施例1的光电二极管的各个感光元件的光吸收率的 曲线图。 图11是表示实施例1的光电二极管的各个波长区域的紫外线的检 测方法的说明图。 图12是表示实施例1的光电二极管的输出特性的曲线图。 图13是表示实施例2的光电二极管的剖面的说明图。 图14是表示实施例2的光电IC的制造方法的说明图。 图15是表示实施例2的光电IC的制造方法的说明图。 图16是表示实施例2的光电IC的制造方法的说明图。 图17是表示实施例2的光电IC的制造方法的说明图。 图18是表示实施例2的P+扩散层的薄膜电阻的曲线图。 图19是表示实施例2的N+扩散层的薄膜电阻的曲线图。 图20是表示在使硅半导体层的厚度为40.04nm时的感光元件的灵 敏度的曲线图。 图21是表示基于硅半导体层的厚度的副峰波长的曲线图。 图中：1-光电二极管；3-嵌入氧化膜；4-硅半导体层；4a-第1 硅半导体层；4b-第2硅半导体层；6a-第1二极管形成区域；6b-第 2二极管形成区域；8a、8b-晶体管形成区域；9-元件隔离层；9a、 9c-一个边；9b、9d-另一个边；10-元件隔离区域；11-第1感光元 件；12-第1P+扩散层；12a、14a、22a、24a-峰部；12b、14b、22b、 24b-梳齿部；14-第1N+扩散层；15-第1P-扩散层；16、26-边界； 21-第2感光元件；22-第2P+扩散层；24-第2N+扩散层；25-第2P- 扩散层；31-nMOS元件；32、42-栅极氧化膜；33、43-栅电极；34 -侧壁；35、45-源极层；36、46-漏极层；37、47-延展部；38、48 -沟道区域；41-pMOS元件；51-抗蚀剂掩模；53-硅氮化膜；54 -牺牲氧化膜；55-硅氧化膜；56-多晶硅层；58-光电IC；61-第 2P-形成区域 具体实施方式 下面，参照附图，对本发明的光电二极管的实施例进行说明。 [实施例1] 图1是表示实施例1的光电二极管的上表面的说明图，图2是表示 实施例1的光电二极管的剖面的说明图，图3至图6是表示实施例1的 光电IC的制造方法的说明图。 另外，图2是沿着图1的A-A剖面线的剖视图。 在图1、图2中，1是光电二极管，由第1及第2感光元件11和21 构成，该第1及第2感光元件11和21形成于SOI构造的半导体晶片的 厚度不同的第1及第2硅半导体层4a、4b，该SOI构造的半导体晶片 在未图示的由硅(Si)构成的硅衬底上，隔着由氧化硅(SiO2)构成的 作为绝缘层的嵌入氧化膜3，形成了由薄单晶硅构成的硅半导体层4。 为了将波长为400nm以下的紫外线区域的3个波长区域的紫外线 分开来检测其强度，本实施例的第1及第2硅半导体层4a、4b的厚度， 在36nm以下的厚度范围内，分别被分段地设定为不同厚度。 即，硅中的光吸收率I/Io，由使用了光吸收系数α的下式所示的比 尔定律来表示。 I/Io＝exp(-αZ) ......(1) 这里，Z表示光的进入深度，I表示深度Z处的光强度，Io表示入 射光强度。 如图7所示，光吸收系数α具有波长依赖性，如果使用式(1)按 硅半导体层4的每个厚度(Z)求光吸收率I/Io，则可获得如图8所示 的那样的曲线。 从图8可看出，在光吸收率I/Io处于0.1以下，即10％以下时，光 吸收率I/Io急剧下降，其波长随着厚度的变薄，向短波长的方向，即紫 外线区域方向移动。 如果为了利用这种性质，而求出相对于硅半导体层4的厚度的光吸 收率I/Io成为10％时的波长，则如图9所示，从图9可看出：为了在 波长为400nm以下的紫外线区域选择性地具有灵敏度，只要使硅半导 体层4的厚度在50nm以下即可。 根据上述的计算结果，在厚度在50nm以下的范围内对厚度进行了 各种改变的硅半导体层4中，单独形成了具有与后述第1感光元件11 相同构造的感光元件，通过实验，对这些光的波长下的灵敏度进行了计 测。 图20是表示在把硅半导体层4的厚度设定为40.04nm时的感光元 件的灵敏度的曲线图。从图20可知：在把厚度设定为约40nm的感光 元件中，在比紫外线的波长区域(波长为400nm以下的波长区域)长 的可见光的波长区域(紫色)中存在副峰(图20中所示的圆标记)。 在上述的计算中，是假设光原封不动地通过硅半导体层4来计算的， 但是，在实际的感光元件中，光在硅半导体层4与嵌入氧化膜3的界面 处被反射，光通过的路径的长度变长，而与比紫外线的波长区域长的波 长的可见光发生反应，这被认为是出现副峰的原因。 这样的副峰也在更薄的硅半导体层4中出现，图21表示通过实验 求出的所出现的波长(称为副峰波长)。 从图21可知，副峰波长随着硅半导体层4的厚度的变薄而变短， 在把硅半导体层4的厚度设为Tsi(单位：nm)、把副峰波长设为Ls(单 位：nm)时，可用 Ls＝2.457Tsi+312.5 ......(2) 所表示的实验式来近似，为了避免在硅半导体层4与嵌入氧化膜3的界 面处的反射的影响，不与比波长400nm长的波长的可见光发生反应， 只要将第1及第2硅半导体层4a、4b的厚度在36nm以下的范围内设 定为不同的厚度即可。 因此，希望把用于只选择性地检测紫外线区域的硅半导体层4的厚 度设定为36nm以下，并希望其下限为3nm。 把硅半导体层4的厚度设定为3nm以上的原因是，如果更薄，则 难以吸收在半导体晶片上形成硅半导体层4时的厚度的波动。 本实施例的第1硅半导体层4a形成为比第2硅半导体层4b的厚度 厚，其厚度是，第1硅半导体层4a为35nm，第2硅半导体层4b为10nm。 这样，在设定了厚度的第1硅半导体层4a上，如图3至图6所示， 设定了用于形成光电二极管1的第1感光元件11的第1二极管形成区 域6a、和用于形成作为MOSFET(Metal Oxide Semiconductor Field Effect Transistor)的nMOS元件31和pMOS元件41的晶体管形成区 域8a、8b，在第2硅半导体层4b上设定了用于形成光电二极管1的第 2感光元件21的第2二极管形成区域6b。 另外，在以矩形框状包围第1及第2二极管形成区域6a、6b、晶 体管形成区域8a、8b各自的周围的区域，设定了用于形成元件隔离层 9的元件隔离区域10。 元件隔离层9在元件隔离区域10的厚度厚的第1硅半导体层4a中， 通过氧化硅等绝缘材料形成到嵌入氧化膜3，其具有使相邻的第1及第 2硅半导体层4a、4b的第1及第2二极管形成区域6a、6b、以及第1 硅半导体层4a的晶体管形成区域8a、8b之间分别电绝缘隔离的功能。 另外，在本说明中，如图1、图2等所示，为了进行区别，对元件 隔离层9附加网格进行表示。 本实施例的第1感光元件11形成于第1二极管形成区域6a，该第 1二极管形成区域6a设定于厚度厚的第1硅半导体层4a。 12是作为P型高浓度扩散层的第1P+扩散层，是在第1二极管形成 区域6a的硅半导体层4a中，以比较高的浓度扩散硼(B)等P型杂质 而形成的扩散层，如图1所示，其形成为由与元件隔离层9内侧的一个 边9a相接的峰部12a、和从峰部12a向与一个边9a相对的元件隔离层 9内侧的另一个边9b延伸的多个梳齿部12b形成的梳子形状。 本实施例的第1P+扩散层12，通过使2个梳齿部12b从峰部12a 延伸而形成为“π”字形。 14是作为N型高浓度扩散层的第1N+扩散层，是在第1二极管形 成区域6a的硅半导体层4a中，以比较高的浓度扩散与P型高浓度扩散 层相反型、即磷(P)或砷(As)等N型杂质而形成的扩散层，如图1 所示，其形成为由与元件隔离层9内侧的另一个边9b相接的峰部14a、 和从峰部14a向相对的一个边9a延伸的多个梳齿部14b形成的梳子形 状。 本实施例的第1N+扩散层14通过使3个梳齿部14b从峰部14a的 两端部和中央部延伸而形成为“E”字形。 15是作为低浓度扩散层的第1P-扩散层，是在与第1P+扩散层12 和第1N+扩散层14分别相接的第1硅半导体层4a中，以比较低的浓度 扩散P型杂质而形成的扩散层，是产生电子-空穴对的部位，该电子-空 穴对是因被形成在这里的耗尽层所吸收的紫外线而产生的，该第1P+扩 散层12与第1N+扩散层14是通过使梳齿部12b、14b彼此具有间隔地 啮合而相对配置的。 根据上述结构，本实施例的光电二极管1的第1感光元件11，如图 1所示，形成为：使其第1P+扩散层12与第1N+扩散层14，以使各自 的梳齿部12b、14b啮合的方式，隔着第1P-扩散层15相对配置，并使 第1P+扩散层12和第1N+扩散层14各自的除了其与第1P-扩散层15的 边界16以外的周缘部位，都与元件隔离层9相接。 本实施例的第2感光元件21是在设定于厚度薄的第2硅半导体层 4b的第2二极管形成区域6b中，与第1感光元件11同样地形成的， 如图1、图2所示，以使梳齿部22b、24b彼此啮合的方式相对配置了 作为P型高浓度扩散层的第2P+扩散层22和作为N型高浓度扩散层的 第2N+扩散层24，该第2P+扩散层22由与元件隔离层9内侧的一个边 9c相接的峰部22a和从该峰部22a向与一个边9c相对的元件隔离层9 内侧的另一个边9d延伸的多个梳齿部22b形成为“π”字形的梳子形状， 以比较高的浓度扩散了P型杂质，该第2N+扩散层24由与元件隔离层 9内侧的另一个边9d相接的峰部24a和从该峰部24a向相对的一个边 9c延伸的多个梳齿部24b形成为“E”字形的梳子形状，以比较高的浓 度扩散了N型杂质，在该第2P+扩散层22与第2N+扩散层24之间具有 作为低浓度扩散层的第2P-扩散层25，该第2P-扩散层25通过边界26 与该第2P+扩散层22和第2N+扩散层24相接，以比较低的浓度扩散了 P型杂质。 本实施例的第1及第2感光元件11、21，如图6(P13)所示，与 形成于第1硅半导体层4a的nMOS元件31和pMOS元件41一同形成。 本实施例的nMOS元件31形成在设定于厚度厚的第1硅半导体层 4a的晶体管形成区域8a中。 在图6(P13)中，32是栅极氧化膜，是由氧化硅等绝缘材料构成 的膜厚比较薄的绝缘膜。 33是栅电极，是由以比较高的浓度扩散了与源极层35(后述)相 同型的杂质(在本实施例中是N型)的多晶硅等构成的电极，隔着栅极 氧化膜32与晶体管形成区域8a的第1硅半导体层4a相对地形成在晶 体管形成区域8a的栅极长度方向的中央部，在其侧面形成有由氮化硅 (Si3N)等绝缘材料构成的侧壁34。 在晶体管形成区域8a的栅电极33两侧的第1硅半导体层4a中， 形成有以比较高的浓度扩散了N型杂质的源极层35和漏极层36，在源 极层35和漏极层36的栅电极33侧，通过以比源极层35低的浓度(称 为中浓度)扩散与源极层35相同型的杂质，形成了源极层35和漏极层 36的各自的延展部37。 在栅极氧化膜32下的源极层35和漏极层36的各自的延展部37之 间的第1硅半导体层4a中，形成有沟道区域38，在该沟道区域38中以 比较低的浓度扩散了作为与源极层35相反型的杂质的P型杂质，形成 了nMOS元件31的沟道。 本实施例的pMOS元件41，是在设定于厚度厚的第1硅半导体层 4a的晶体管形成区域8b中，使用与nMOS元件31的杂质相反型的杂 质同样地形成的，具有源极层45、漏极层46和栅电极43，该栅电极43 隔着栅极氧化膜42与源极层45和漏极层46各自的延展部47之间的沟 道区域48相对，在其侧面形成有侧壁34。 本实施例的第1及第2感光元件光11、21的第1及第2P+扩散层 12、22、以及pMOS元件41的源极层45和漏极层46，是分别以相同 浓度扩散P型的相同杂质而形成的。 另外，第1及第2感光元件光11、21的第1及第2N+扩散层14、 24、以及nMOS元件31的源极层35和漏极层36，是分别以相同浓度 扩散N型的相同杂质而形成的。 并且，第1及第2感光元件11、21的第1及第2P-扩散层15、25、 和nMOS元件31的沟道区域38，是以相同浓度扩散P型的相同杂质而 形成的。 另外，上述的栅极长度方向是指，与硅半导体层4a的上表面平行 地从源极层35或45朝向漏极层36或46的方向，或者其相反的方向。 在图3至图5中，51是作为掩模部件的抗蚀剂掩模，是利用光刻对 涂敷在硅半导体层4上的正型或负型抗蚀剂进行曝光和显影处理而形成 的掩模图形，作为本实施例的蚀刻和离子注入中的掩模来发挥作用。 下面，按照图3至图6中用P表示的工序，对本实施例的光电IC 的制造方法进行说明。 本实施例的半导体晶片的硅半导体层4，是采用热氧化法在SOI构 造的半导体晶片的薄硅层上形成牺牲氧化膜，然后通过湿式蚀刻将其除 去，而形成与第1硅半导体层4a的厚度相同的35nm的。该SOI构造 的半导体晶片是采用SIMOX(Separation by Implanted Oxygen)法在 嵌入氧化膜3上残留薄硅层而形成的，或是在嵌入氧化膜3上粘贴薄硅 层而形成的。 在P1(图3)中，在嵌入氧化膜3上形成了规定厚度(在本实施例 中是35nm)的硅半导体层4的半导体晶片的硅半导体层4上，采用热 氧化法形成膜厚较薄的衬垫氧化膜，在该衬垫氧化膜上采用CVD (Chemical Vapor Deposition)法形成由氮化硅构成的硅氮化膜，通过 光刻，在硅氮化膜上形成覆盖第1二极管形成区域6a、6b和晶体管形 成区域8a、8b、即露出了元件隔离区域10的抗蚀剂掩模(未图示)， 并把其作为掩模，通过各向异性蚀刻，除去硅氮化膜，而露出衬垫氧化 膜。 除去上述的抗蚀剂掩模，把露出的硅氮化膜作为掩模，采用LOCOS (Local Oxidation Of Silicon)法，将元件隔离区域10的硅半导体层4 氧化，形成到达嵌入氧化膜3的元件隔离层9，然后通过湿式蚀刻除去 硅氮化膜和衬垫氧化膜，在硅半导体层4的各个元件隔离区域10中形 成元件隔离层9。 然后，在硅半导体层4上，采用CVD法形成由氮化硅构成的硅氮 化膜53，并且，通过光刻，在硅氮化膜53上形成露出了第2二极管形 成区域6b的抗蚀剂掩模51，并把其作为掩模，利用各向异性蚀刻来除 去硅氮化膜53，露出第2二极管形成区域6b的硅半导体层4。 在P2(图3)中，除去在工序P1中形成的抗蚀剂掩模51，采用热 氧化法在第2二极管形成区域6b的硅半导体层4上形成牺牲氧化膜54。 在P3(图3)中，通过湿式蚀刻除去牺牲氧化膜54，并浸渍在热 磷酸中来除去硅氮化膜53，形成使第2二极管形成区域6b的硅半导体 层4的厚度为10nm的第2硅半导体层4b。 由此，把被硅氮化膜53覆盖的第2二极管形成区域6b以外的区域 的硅半导体层4，形成为第1硅半导体层4a。 在P4(图3)中，通过光刻，形成露出了第1硅半导体层4a的第 1二极管形成区域6a和晶体管形成区域8a、以及第2硅半导体层4b的 第2二极管形成区域6b的抗蚀剂掩模51，把其作为掩模，向露出的第 1及第2硅半导体层4a、4b注入P型杂质离子，形成在第1硅半导体 层4a中以比较低的浓度扩散了P型杂质的第1感光元件11的第1P-扩 散层15和nMOS元件31的沟道区域38，并且形成在第2硅半导体层 4b中以比较低的浓度扩散了P型杂质的第2感光元件21的第2P-扩散 层25。 在P5(图4)中，除去在工序P4中形成的抗蚀剂掩模51，再次通 过光刻，形成露出了第1硅半导体层4a的晶体管形成区域8b的抗蚀剂 掩模51，把其作为掩模，对露出的第1硅半导体层4a注入N型杂质离 子，形成在晶体管形成区域8b的第1硅半导体层4a中以比较低的浓度 扩散了N型杂质的pMOS元件41的沟道区域48。 在P6(图4)中，采用热氧化法，将第1及第2硅半导体层4a、 4b的上表面氧化，形成硅氧化膜55，在该硅氧化膜55上通过CVD法 淀积多晶硅来形成膜厚比较厚的多晶硅层56。 在P7(图4)中，通过光刻，在多晶硅层56上形成覆盖晶体管形 成区域8a、8b的栅极长度方向的中央部的栅电极33、43的形成区域的 抗蚀剂掩模(未图示)，把其作为掩模，通过干式蚀刻等，对多晶硅层 56和硅氧化膜55进行蚀刻，形成隔着栅极氧化膜32、42与第1硅半导 体层4a的沟道区域38、48相对的栅电极33、43，然后除去上述的抗蚀 剂掩模。 在P8(图4)中，通过光刻，形成露出第1及第2二极管形成区域 6a、6b的第1及第2N+扩散层14、24的形成区域(图1所示的“E” 字形的部位)和晶体管形成区域8a的抗蚀剂掩模51，把其作为掩模， 对露出的第1及第2硅半导体层4a、4b和栅电极33的多晶硅注入N型 杂质离子，形成在栅电极33两侧的第1硅半导体层4a中以中浓度扩散 了N型杂质的nMOS元件31的延展部37，并且向栅电极33和第1及 第2N+扩散层14、24的形成区域的第1及第2硅半导体层4a、4b中扩 散中浓度的N型杂质。 在P9(图5)中，除去在工序P8中形成的抗蚀剂掩模51，通过光 刻，形成露出了第1及第2二极管形成区域6a、6b的第1及第2P+扩 散层12、22的形成区域(图1所示的“π”字形的部位)、和晶体管形 成区域8b的抗蚀剂掩模51，把其作为掩模，向露出的第1及第2硅半 导体层4a、4b和栅电极43的多晶硅注入P型杂质离子，形成在栅电极 43两侧的第1硅半导体层4a中以中浓度扩散了P型杂质的pMOS元件 41的延展部47，并且向栅电极43和第1及第2P+扩散层12、22的形 成区域的第1及第2硅半导体层4a、4b中扩散中浓度的P型杂质。 在P10(图5)中，除去在工序P9中形成的抗蚀剂掩模51，采用 CVD法在栅电极33、43和第1及第2硅半导体层4a、4b的整个面上 淀积氮化硅，形成硅氮化膜，并采用各向异性蚀刻对硅氮化膜进行蚀刻， 露出栅电极33、43的上表面和第1及第2硅半导体层4a、4b的上表面， 在栅电极33、43的侧面形成侧壁34。 在P11(图5)中，通过光刻，形成与上述工序P8同样的抗蚀剂掩 模51，把其作为掩模，向露出的第1及第2硅半导体层4a、4b和栅电 极33的多晶硅注入N型杂质离子，在侧壁34两侧的第1硅半导体层 4a中形成以比较高的浓度扩散了N型杂质的nMOS元件31的源极层 35、漏极层36，并且在第1及第2硅半导体层4a、4b中，分别形成第 1及第2感光元件11、21的第1及第2N+扩散层14、24，并且向栅电 极33扩散浓度比较高的N型杂质。 在P12(图5)中，除去在工序P11中形成的抗蚀剂掩模51，通过 光刻，形成与上述工序P9同样的抗蚀剂掩模51，把其作为掩模，向露 出的第1及第2硅半导体层4a、4b和栅电极43的多晶硅注入P型杂质 离子，在侧壁34两侧的第1硅半导体层4a中形成以比较高的浓度扩散 了P型杂质的pMOS元件41的源极层45、漏极层46，并且在第1及 第2硅半导体层4a、4b中，分别形成第1及第2感光元件11、21的第 1及第2P+扩散层12、22，并且向栅电极43扩散比较高浓度的P型杂 质。 在P13(图6)中，除去在工序P12中形成的抗蚀剂掩模51，并实 施用于使各个扩散层活性化的热处理，形成本实施例的第1及第2感光 元件11、21，以及nMOS元件31、pMOS元件41。 然后，在元件隔离层9等上的第1及第2硅半导体层4a、4b的整 个面上，采用CVD法，比较厚地淀积氧化硅等绝缘材料，并对其上表 面进行平坦化处理而形成层间绝缘膜，通过光刻，在层间绝缘膜上形成 具有开口部的抗蚀剂掩模(未图示)，该开口部露出了第2P+扩散层22 和第2N+扩散层24上的接触孔形成区域的层间绝缘膜，然后把该抗蚀 剂掩模作为掩模，通过选择性地蚀刻氧化硅的各向异性蚀刻，形成贯穿 层间绝缘膜到达第2P+扩散层22和第2N+扩散层24的接触孔，在除去 上述的抗蚀剂掩模后，采用CVD法或溅射法，在接触孔内嵌入导电材 料，形成接触插塞，对其上表面进行平坦化处理，露出层间绝缘膜的上 表面。 然后，与上述同样地，在第1P+扩散层12和第1N+扩散层14、源 极层35、45和漏极层36、46上的接触孔中嵌入导电材料，形成接触插 塞，并对其上表面实施平坦化处理，露出层间绝缘膜的上表面。 进而，与上述同样地在到达栅电极33、43的接触孔中嵌入导电材 料，形成接触插塞，并实施平坦化处理，由此形成本实施例的光电IC58。 这样形成的第1及第2感光元件11、21，由于其第1及第2P-扩散 层15、25以相同的浓度扩散了与构成光电IC58的nMOS元件31的沟 道区域38相同的P型杂质，所以在形成nMOS元件31的沟道区域38 的工序P4中，能够使用相同的抗蚀剂掩模51同时形成，从而可简化光 电IC58的制造工序。 另外，由于第1及第2感光元件11、21的第1及第2N+扩散层14、 24，以相同的浓度扩散了与构成光电IC58的nMOS元件31的源极层 35和漏极层36相同的N型杂质，所以，在形成nMOS元件31的源极 层35和漏极层36的工序P11中，能够使用相同的抗蚀剂掩模51同时 形成，从而可简化光电IC58的制造工序。 并且，由于第1及第2感光元件11、21的第1及第2P+扩散层12、 22以相同的浓度扩散了与构成光电IC58的pMOS元件41的源极层45 和漏极层46相同的P型杂质，所以，在形成pMOS元件41的源极层 45和漏极层46的工序P12中，能够使用相同的抗蚀剂掩模51同时形 成，从而可简化光电IC58的制造工序。 图10表示对光电二极管1均匀照射了紫外线区域的全部波长的紫 外线时的相对于波长的光吸收率I/Io的计算结果，该光电二极管1是由 上述的第1及第2P-扩散层15、25的厚度分别不同的第1及第2感光元 件11、21构成的。 在计算中使用的第1感光元件11的第1P-扩散层15的厚度为35nm， 第2感光元件21的第2P-扩散层25的厚度为10nm。 如图10所示，本实施例的第1感光元件11(第1P-扩散层15的厚 度：35nm)和第2感光元件21(第2P-扩散层25的厚度：10nm)的光 吸收特性不同，利用该特性，通过根据它们的输出差、或其绝对值或它 们的比例倍数，以及这些的组合等进行计算，可将UV-A波、UV-B波、 UV-C波(以下称为A波、B波、C波)分开来检测各自的强度 即，虽然向第1及第2感光元件11、21均匀照射了相同的全部波 长的紫外线，但是，由于该硅半导体层4的厚度不同，所以各自的光吸 收率特性不同，因此，如图11(a)所示，如果使第2感光元件21的输 出扩大到约1.1倍(图11(a)中所示的虚线)，并把其从第1感光元件 11的输出中减去，则C波被抵消，其差成为分别包含5％的A波和B 波的输出。 如果把其差扩大到约20倍来求出叠加了A波和B波的波长区域的 入射光强度，并把其从将第1感光元件11扩大到5倍所求出的紫外线 区域的入射光强度中减去，则可求得C波的入射光强度。 另外，如图11(b)所示，如果把第2感光元件21的输出扩大到约 1.4倍(图11(b)中所示的虚线)，并把其从第1感光元件11的输出中 减去，则A波被抵消，其差的绝对值成为分别包含约5％的B波和C 波的输出。 如果把该差的绝对值扩大到约20倍来求出叠加了B波和C波的波 长区域的入射光强度，并从其中减去上面所求出的C波的入射光强度， 则其差成为B波的入射光强度。 而且，如果从将第1感光元件11扩大到约5倍所求出的紫外线区 域的入射光强度中减去上面所求出的B波和C波的入射光强度，则其 差成为A波的入射光强度。 图12表示通过进行与上述相同的运算，以短波长宽度所求出的各 个波长宽度的各自的入射光强度的结果。 根据图12可知，只要对来自本实施例的光电二极管1的具有2种 厚度的第1及第2感光元件11、21的各个输出进行运算，即可在把UV-A 波、UV-B波、UV-C波分开的状态下，检测出各自的强度。 在这种情况下，对于来自光电二极管1的第1及第2感光元件11、 21的输出，可以使用电阻等将光发生电流转换成电压，并利用A/D转 换器等把其转换成数字值来取出，利用设在外部电路中的运算电路对其 进行运算，来检测出各个波长区域的强度。 如以上说明的那样，在本实施例中，通过在形成于绝缘层上的厚度 不同的第1及第2硅半导体层中分别形成具有隔着P-扩散层相对配置的 P+扩散层和N+扩散层的第1及第2感光元件，可通过运算从第1及第 2感光元件输出的2种输出分离出3个波长区域的紫外线，并求出其强 度，从而可容易实现能够将3个波长区域的紫外线分开，并检测出其强 度的光电二极管。 [实施例2] 图13是表示实施例2的光电二极管的剖面的说明图，图14至图17 是表示实施例2的光电IC的制造方法的说明图。 另外，图13是以与实施例1的图2同样的剖面进行表示的剖视图， 其上表面与实施例1的图1相同。另外，对于与上述实施例1相同的部 分，标记相同的符号并省略说明。 如图14至图17所示，本实施例的厚度薄的第2硅半导体层4b只 形成在第2P-扩散层25的第2P-形成区域61(图1所示的第2二极管形 成区域6b的被夹在“π”字形的第2P+扩散层22、和“E”字形的第2N+ 扩散层24之间的区域)。 因此，如图13所示，本实施例的第2P+扩散层22和第2N+扩散层 24形成为与第1硅半导体层4a相同的厚度。 在这种情况下，第2硅半导体层4b被设定为3nm以上、并小于30nm 的厚度，第1硅半导体层4a被设定为30nm以上、36nm以下。 把硅半导体层4的厚度设定为3nm以上、36nm以下的理由与上述 实施例1相同。 在把第2硅半导体层4b设定为小于30nm时，把第2P+扩散层22 和第2N+扩散层24的厚度设定为30nm以上的理由是，如果把第2P+ 扩散层22和第2N+扩散层24的厚度分别设定为小于30nm，则无论是 在图18所示的P+扩散层的情况下，还是在图19所示的N+扩散层的情 况下，薄膜电阻都将极度上升，使得来自第2感光元件21的输出下降。 另外，图18、图19中的横轴分别是P+扩散层、N+扩散层的栅极 长度方向的宽度，即图13所示的剖面方向的各自的宽度。 下面，按照图14至图17中用PA表示的工序，对本实施例的光电 IC的制造方法进行说明。 本实施例的半导体晶片的硅半导体层4，与上述实施例1同样地形 成为具有与第1硅半导体层4a的厚度相同的35nm。 在PA1(图14)中，与实施例1的工序P1同样地，在硅半导体层 4的各个元件隔离区域10中形成元件隔离层9，在硅半导体层4上，采 用CVD法形成由氮化硅构成的硅氮化膜53，通过光刻，在硅氮化膜53 上形成露出了第2二极管形成区域6b的第2P-形成区域61的抗蚀剂掩 模51，把其作为掩模，通过各向异性蚀刻来除去硅氮化膜53，露出第 2P-形成区域61的硅半导体层4。 在PA2(图14)中，除去在工序P1中形成的抗蚀剂掩模51，采用 热氧化法在第2P-形成区域61的硅半导体层4上形成牺牲氧化膜54。 在PA3(图14)中，通过湿式蚀刻除去牺牲氧化膜54，并浸溃在 热磷酸中除去硅氮化膜53，形成使第2P-形成区域61的硅半导体层4 的厚度成为10nm的第2硅半导体层4b。 由此，被硅氮化膜53覆盖的第2P-形成区域61以外的区域的硅半 导体层4形成为第1硅半导体层4a。 在PA4(图14)中，通过光刻，形成露出了第1硅半导体层4a的 第1二极管形成区域6a和晶体管形成区域8a、以及包含第2硅半导体 层4b的第2二极管形成区域6b的抗蚀剂掩模51，把其作为掩模，与 实施例1的工序P4同样地，形成第1感光元件11的第1P-扩散层15 和nMOS元件31的沟道区域38，并且在包含第2硅半导体层4b的第 2二极管形成区域6b中形成以比较低的浓度扩散了P型杂质的第2感 光元件21的第2P-扩散层25。 在PA5(图15)中，除去在工序PA4中形成的抗蚀剂掩模51，与 实施例1的工序P5同样地形成pMOS元件41的沟道区域48。 在PA6(图15)中，与实施例1的工序P6同样地形成硅氧化膜55， 并在其上形成多晶硅层56。 在PA7(图15)中，与实施例1的工序7同样地隔着栅极氧化膜 32、42，形成与第1硅半导体层4a的沟道区域38、48相对的栅电极33、 43。 在PA8(图15)中，通过光刻，形成露出了第1及第2二极管形成 区域6a、6b的第1及第2N+扩散层14、24的形成区域(图1中所示的 “E”字形的部位)、和晶体管形成区域8a的抗蚀剂掩模51，把其作为 掩模，向露出的第1硅半导体层4a和栅电极33的多晶硅注入N型杂质 离子，形成在栅电极33两侧的第1半导体层4a中，中浓度扩散了N型 杂质的nMOS元件31的延展部37，并且向栅电极33和第1及第2N+ 扩散层14、24的形成区域的第1硅半导体层4a中扩散中浓度的N型杂 质。 在PA9(图16)中，除去在工序PA8中形成的抗蚀剂掩模51，通 过光刻，形成露出了第1及第2二极管形成区域6a、6b的第1及第2P+ 扩散层12、22的形成区域(图1所示的“π”字形的部位)、和晶体管 形成区域8b的抗蚀剂掩模51，把其作为掩模，向露出的第1硅半导体 层4a和栅电极43的多晶硅注入P型杂质离子，形成在栅电极43两侧 的第1半导体层4a中，中浓度扩散了P型杂质的pMOS元件41的延 展部47，并且向栅电极43和第1及第2P+扩散层12、22的形成区域的 第1硅半导体层4a中扩散中浓度的P型杂质。 在PA10(图16)中，与实施例1的工序P10同样地，在栅电极33、 43的侧面形成侧壁34。 在PA11(图16)中，通过光刻，形成与上述工序PA8同样的抗蚀 剂掩模51，把其作为掩模，向露出的第1硅半导体层4a和栅电极33 的多晶硅注入N型杂质离子，在侧壁34两侧的第1硅半导体层4a中形 成以比较高的浓度扩散了N型杂质的nMOS元件31的源极层35、漏极 层36，并且在第1硅半导体层4a中形成第1及第2感光元件11、12 的第1及第2N+扩散层14、24，并向栅电极33扩散浓度比较高的N型 杂质。 在PA12(图16)中，除去在工序PA11中形成的抗蚀剂掩模51， 通过光刻，形成与上述工序PA9同样的抗蚀剂掩模51，把其作为掩模， 向露出的第1硅半导体层4a和栅电极43的多晶硅中注入P型杂质离子， 在侧壁34两侧的第1硅半导体层4a中形成以比较高的浓度扩散了P型 杂质的pMOS元件41的源极层45、漏极层46，并且在第1硅半导体 层4a中形成第1及第2感光元件11、21的第1及第2P+扩散层12、22， 并向栅电极43中扩散浓度比较高的P型杂质。 在PA13(图17)中，除去在工序PA12中形成的抗蚀剂掩模51， 实施用于使各个扩散层活性化的热处理，形成本实施例的第1及第2感 光元件11、12，以及nMOS元件31、和pMOS元件41。 然后，与上述实施例1同样地形成层间绝缘膜，通过光刻，在层间 绝缘膜上形成具有开口部的抗蚀剂掩模(未图示)，该开口部露出了第1 及第2P+扩散层12、22、第1及第2N+扩散层14、24、源极层35、45、 和漏极层36、46上的接触孔形成区域的层间绝缘膜，然后与上述实施 例1同样地形成到达各个扩散层的接触插塞，通过对其上表面实施平坦 化处理，露出层间绝缘膜的上表面。 然后，与上述同样地通过在到达栅电极33、43的接触孔中嵌入导 电材料，形成接触插塞，通过实施平坦化处理，形成本实施例的光电 IC58。 这样形成的第1及第2感光元件11、21，由于与上述实施例1同样 地，在各自的扩散层中以相同浓度扩散了与nMOS元件31和pMOS元 件41的各个扩散层相同型的相同杂质，所以在各个形成工序中，能够 使用相同的抗蚀剂掩模51同时形成，从而可简化光电IC58的制造工序。 如上所述，本实施例的第2感光元件21的第2P-扩散层25尽管是 小于30nm的厚度，但是，由于第2P+扩散层22和第2N+扩散层25形 成在具有30nm以上的厚度的第1硅半导体层4a中，所以薄膜电阻不 会过大，来自第2感光元件21的输出也不会下降。 另外，由于在形成nMOS元件31和pMOS元件41的第1硅半导 体层4a中形成第2P+扩散层22和第2N+扩散层25，所以能够使接触孔 的深度与形成在其它源极层等的扩散层中的接触孔的深度相同，从而可 简化形成接触插塞时的工序，进一步简化光电IC58的制造工序。 另外，在本实施例中，举例说明了把第2P-扩散层25的厚度设定为 小于30nm的情况，但是，即使是把第2P-扩散层25的厚度设定为30nm 以上的情况，只要把第2P+扩散层22和第2N+扩散层25形成在第1硅 半导体层4a中，也可获得与上述同样的简化形成接触插塞时的工序的 效果。 如以上说明的那样，本实施例不仅具有与上述实施例1同样的效果， 而且在使形成第2P-扩散层的第2硅半导体层的厚度小于30nm的情况 下，通过使第2P+扩散层和第2N+扩散层的厚度为30nm以上，可防止 第2感光元件的高浓度扩散层的薄膜电阻变得过大，可防止来自第2感 光元件的输出下降。 另外，通过把第2P+扩散层和第2N+扩散层形成在第1半导体层中， 能够使第2P+扩散层和第2N+扩散层的上表面与MOSFET的源极层、 漏极层的上表面成为相同的高度，从而可简化形成接触插塞时的工序， 简化光电IC的制造工序。 另外，在上述各个实施例中，说明了光电二极管的感光元件的低浓 度扩散层分别形成在2种厚度不同的硅半导体层中的情况，但也可以形 成在具有3种以上的不同厚度的硅半导体层中。 另外，在上述各个实施例中，说明了扩散P型杂质来形成低浓度扩 散层的情况，但是，即使以比较低的浓度扩散N型杂质来形成，也可以 获得与上述同样的效果。 并且，在上述各个实施例中，说明了P+扩散层为“π”字形、N+ 扩散层为“E”字形的情况，但也可以将它们的形状倒换，或进一步增 加梳齿部数量。 另外，在上述各个实施例中，说明了在P+扩散层和N+扩散层中设 置多个梳齿部，并使它们啮合进行配置的情况，但也可以不设置梳齿部， 而只使峰部隔着低浓度扩散层相对配置。 并且，在上述各个实施例中，说明了硅半导体层是形成在作为SOI 衬底的绝缘层的嵌入氧化膜上的硅半导体层的情况，但也可以是形成在 作为绝缘层的蓝宝石衬底上的SOS(Silicon On Sapphire)衬底的硅半 导体层，也可以是形成在作为绝缘层的石英衬底上的SOQ(Silicon On Quartz)衬底的硅半导体层等。