技术领域 本发明涉及接受光、特别是接受紫外线而产生电流的光电二极管以及 具有该光电二极管的光电IC。 背景技术 以往的光电二极管，在SOI(Silicon On Insulator)衬底的低浓度 扩散了N型杂质的硅半导体层中，使高浓度扩散N型杂质而形成为“E” 字形梳子形状的N+扩散层、与高浓度扩散P型杂质而形成为“π”字形 梳子形状的P+扩散层的梳齿部啮合，而使它们横向相对配置，通过对 与N+扩散层和P+扩散层电连接的金属布线施加规定的电压，来检测紫 外线的强度(例如参照专利文献1)，该SOI衬底是在硅衬底上隔着嵌 入氧化膜形成了厚度150nm左右的硅半导体层的衬底。 另外，还有一种光电二极管，其在形成于N-扩散层的P+扩散层上 的除了形成了耗尽层的区域以外的区域，形成有由高熔点金属形成的硅 化物层，降低了P+扩散层的面电阻(例如参照专利文献2)。 [专利文献1]日本特开平7-162024号公报(第4页0025段-第4页 0035段、图2、图3) [专利文献2]日本特开2001-320075号公报(主要是第4页0028 段、图4) 但是，在上述以往的专利文献2的技术中，为了在形成于N-扩散 层的P+扩散层上形成硅化物层，需要利用掩模覆盖由硅形成的N-扩散 层，并在由硅形成的P+扩散层上淀积高熔点金属，之后，通过热处理 使硅与金属化合来形成，如果掩模的位置发生偏移，则硅化物层将延伸 到N-扩散层上，使得肖特基结泄漏增大，而不能充分确保暗电流与光 电流之比(称为S/N比)，从而存在以下问题：使光电二极管的特性波 动增大，造成其质量降低。 这个问题，在专利文献1那样的使梳子形状的P+扩散层与N+型扩 散层啮合配置的光电二极管的P+扩散层上和N+扩散层上分别形成硅化 物层的情况下也同样存在。 发明内容 本发明就是为了解决上述问题而提出的，目的是提供一种在光电二 极管的P型高浓度扩散层上和N型高浓度扩散层上分别形成硅化物层 时，使光电二极管的质量稳定化的技术。 为了解决上述问题，本发明的光电二极管的特征在于，具有：支撑 衬底；形成在该支撑衬底上的绝缘层；硅半导体层，其形成在该绝缘层 上，具有元件形成区域和包围该元件形成区域的元件隔离区域；形成于 该元件隔离区域的元件隔离层；P型高浓度扩散层，其是在与该元件隔 离层的内侧的一个边相接的上述元件形成区域，高浓度扩散P型杂质而 形成的；N型高浓度扩散层，其是在和上述元件隔离层的与其一个边相 对的另一个边相接的上述元件形成区域，与上述P型高浓度扩散层具有 间隔地高浓度扩散N型杂质而形成的；低浓度扩散层，其是在位于上述 P型高浓度扩散层与上述N型高浓度扩散层之间的上述元件形成区域， 低浓度扩散与上述P型高浓度扩散层和N型高浓度扩散层的任意一方 相同型的杂质而形成的；以及硅化物层，其是在上述P型高浓度扩散层 和N型高浓度扩散层的上部，分别与上述低浓度扩散层和上述P型高 浓度扩散层的边界、以及上述低浓度扩散层和上述N型高浓度扩散层的 边界具有间隔地形成的。 由此，本发明能够在P型高浓度扩散层和N型高浓度扩散层的不 与周缘的元件隔离层相接而与低浓度扩散层相接的边界侧，使硅化物层 与低浓度扩散层具有间隔地容易形成无硅化物部，从而达到能够防止硅 化物层延伸到低浓度扩散层上，使光电二极管的质量稳定的效果。 附图说明 图1是表示实施例1的光电二极管的上表面的说明图。 图2是表示实施例1的光电二极管的剖面的说明图。 图3是表示实施例1的光电IC的制造方法的说明图。 图4是表示实施例1的光电IC的制造方法的说明图。 图5是表示实施例1的光电IC的制造方法的说明图。 图6是表示硅(100)的光吸收系数的波长依赖性的曲线图。 图7是表示基于硅半导体层厚度的光吸收率的曲线图。 图8是表示光吸收率为10％的波长的曲线图。 图9是表示实施例1的光电二极管的输出特性的曲线图。 图10是表示实施例2的光电二极管的上表面的说明图。 图11是表示实施例2的光电二极管的剖面的说明图。 图12是表示实施例2的光电IC的制造方法的说明图。 图13是表示实施例2的光电IC的制造方法的说明图。 图14是表示实施例2的光电IC的制造方法的说明图。 图中：1-光电二极管；3-嵌入氧化膜；4-硅半导体层；6-二极 管形成区域；7a-nMOS元件；7b-pMOS元件；8a、8b-晶体管形成 区域；9-元件隔离层；9a-一个边；9b-另一个边；10-元件隔离区 域；12-P+扩散层；12a、14a-峰部；12b、14b-梳齿部；14-N+扩 散层；15-P-扩散层；16-边界；17-硅化物层；18-无硅化物部；18a -无硅化物部形成区域；21a、21b-栅极氧化膜；22a、22b-栅电极； 23-侧壁；25a、25b-源极层；26a、26b-漏极层；27a、27b-延展部； 28a、28b-沟道区域；31-抗蚀剂掩模；33、36-硅氧化膜；34-多晶 硅层；38-光电IC；40-虚设栅极；41-虚设栅极氧化膜；42-虚设 栅电极；43-虚设侧壁 具体实施方式 下面，参照附图，对本发明的光电二极管以及具备该光电二极管的 光电IC的实施例进行说明。 [实施例1] 图1是表示实施例1的光电二极管的上表面的说明图，图2是表示 实施例的光电二极管的剖面的说明图，图3、图4、图5是表示实施例1 的光电IC的制造方法的说明图。 另外，图2是沿着图1的A-A剖面线的剖视图。 在图1、图2中，1是光电二极管，是一种只在波长为400nm以下 的紫外线区域具有灵敏度的光传感器，其形成于SOI构造的半导体晶片 的硅半导体层4，该SOI构造的半导体晶片在未图示的由硅(Si)构成 的作为支撑衬底的硅衬底上，隔着由氧化硅(SiO2)构成的作为绝缘层 的嵌入氧化膜3，形成了由薄单晶硅构成的半导体层4。 在本实施例的硅半导体层4上，如图3至图5所示，设定有用于形 成光电二极管1的作为元件形成区域的二极管形成区域6、用于形成作 为MOSFET(Metal Oxide Semiconductor Field Effect Transistor)的 nMOS元件7a和pMOS元件7b的作为元件形成区域的晶体管形成区 域8a、8b，在二极管形成区域6和晶体管形成区域8a、8b各自的周围 包围成矩形框状的区域上，设定有用于形成元件隔离层9的元件隔离区 域10。 元件隔离层9是在元件隔离区域10的硅半导体层4上，用氧化硅 等绝缘材料形成到嵌入氧化膜3而形成的，具有使硅半导体层4的二极 管形成区域6和晶体管形成区域8a、8b彼此之间电绝缘隔离的功能。 另外，在本说明中，如图1、图2等所示，为了区分元件隔离层9， 而使用网格线表示。 12是作为P型高浓度扩散层的P+扩散层，是以比较高的浓度使硼 (B)等P型杂质扩散于二极管形成区域6的硅半导体层4而形成的扩 散层，如图1所示，其形成为：由与元件隔离层9内侧的一个边9a相 接的峰部12a、和从峰部12a向与一个边9a相对的元件隔离层9内侧的 另一个边9b延伸的多个梳齿部12b形成的梳子形状。 本实施例的P+扩散层12形成为从峰部12a延伸出2个梳齿部的 “π”字形。 14是作为N型高浓度扩散层的N+扩散层，是以比较高的浓度使与 P型高浓度扩散层相反型的N型杂质、即磷(P)和砷(As)等扩散于 二极管形成区域6的硅半导体层4而形成的扩散层，如图1所示，其形 成为：由与元件隔离层9内侧的另一个边9b相接的峰部14a、和从峰 部14a向相对的一个边9a延伸的多个梳齿部14b形成的梳子形状。 本实施例的N+扩散层14形成为从峰部14a的两端部和中央部延伸 出3个梳齿部14b的“E”字形。 15是作为低浓度扩散层的P-扩散层，是以比较低的浓度使P型杂 质扩散于分别与P+扩散层12和N+扩散层14相接的硅半导体层4而形 成的扩散层，是基于形成在这里的耗尽层所吸收的紫外线区域的光而产 生电子-空穴对的部位，其中，P+扩散层12和N+扩散层14是通过使梳 齿部12b、14b彼此具有间隔地啮合而相对配置的。 根据上述结构，本实施例的光电二极管1是以下这样形成的：如图 1所示，使P+扩散层12和N+扩散层14各自的梳齿部12b、14b隔着 P-扩散层15啮合而相对配置P+扩散层12和N+扩散层14，并使P+扩 散层12和N+扩散层14各自的与P-扩散层15的边界16以外的周缘部 位，与元件隔离层9相接。 17是硅化物层，是由通过热处理使钴(Co)、钛(Ti)、镍(Ni) 等高熔点金属与硅化合而形成的硅化合物构成的具有导电性的层，其分 别形成在P+扩散层12和N+扩散层14的上部，并形成为与它们和P- 扩散层15的边界16具有间隔。 因此，在本实施例的P+扩散层12和N+扩散层14的硅化物层17 的周缘与边界16之间存在原样保留了P+扩散层12和N+扩散层14的 无硅化物部18。 另外，在本说明中，如图1、图2所示，为了进行区别，对硅化物 层17附加阴影线表示。 为了构成只在波长400nm以下的紫外线区域具有灵敏度的光电二 极管1，本实施例的硅半导体层4的厚度形成为50nm以下。 即，硅中的光吸收率I/Io，可由使用了光吸收系数α的下式所示的 比尔定律来表示。 I/Io＝exp(-αZ) ……(1) 这里，Z表示光的进入深度，I表示深度Z处的光强度，Io表示入 射光强度。 如图6所示，光吸收系数α具有波长依赖性，当使用式(1)按硅 半导体层4的厚度(Z)求光吸收率I/Io时，可获得如图7所示那样的 曲线。 根据图7可知，在光吸收率I/Io为0.1以下，即10％以下时，光吸 收率I/Io急剧下降，其波长随着厚度的变薄，而向短波长的方向，即紫 外线区域方向移动。 为了利用这种性质，求出相对硅半导体层4的厚度的光吸收率I/Io 达到10％时的波长，根据图8可知，为了获得只在波长为400nm以下 的紫外线区域具有灵敏度的光电二极管1，只要使硅半导体层4的厚度 为50nm以下即可。 因此，希望把用于只对紫外线区域进行选择性检测的硅半导体层4 的厚度设定为50nm以下，并希望把其下限设定为3nm。 把硅半导体层4的厚度设定为3nm以上的原因是，如果更薄，则 难以吸收在半导体晶片上形成硅半导体层4时的厚度波动。 本实施例的光电二极管1，如图5(P12)所示那样，与形成在硅半 导体层4上的nMOS元件7a和pMOS元件7b同时形成。 本实施例的nMOS元件7a形成于晶体管形成区域8a。 在图5(P12)中，21a是栅极氧化膜，是由氧化硅等绝缘材料构成 的膜厚比较薄的绝缘膜。 22a是栅电极，是由以比较高的浓度扩散了与源极层25a(后述) 相同型的杂质(在本实施例中是N型)的多晶硅等构成的电极，其在晶 体管形成区域8a的栅极长度方向的中央部，隔着栅极氧化膜21a与晶 体管形成区域8a的硅半导体层4相对形成，在其侧面形成有由氮化硅 (Si3N)等绝缘材料构成的侧壁23，在其上部形成有硅化物层17。 在晶体管形成区域8a的栅电极22a两侧的硅半导体层4中，形成 有以比较高的浓度扩散了N型杂质的源极层25a和漏极层26a，在各自 的栅电极22a侧，通过以比源极层25a低的浓度(称为中浓度)扩散与 源极层25a相同型的杂质，形成了源极层25a和漏极层26a各自的延展 部27a。 另外，在源极层25a和漏极层26a的上部形成有硅化物层17。 在栅极氧化膜21a下的源极层25a和漏极层26a各自的延展部27a 之间的硅半导体层4中，形成有沟道区域28a，在该沟道区域28a中， 形成有以比较低的浓度扩散了与源极层25a相反型的杂质、即P型杂质 的nMOS元件7a的沟道。 本实施例的pMOS元件7b是使用与nMOS元件7a的杂质相反型 的杂质同样地形成的，具有形成于晶体管形成区域8b的硅半导体层4 的源极层25b和漏极层26b、以及栅电极22b，该栅电极22b在源极层 25b和漏极层26b各自的延展部27b之间的沟道区域28b，在隔着栅极 氧化膜21b相对的侧面上，形成有侧壁，在栅电极22b、源极层25b、 和漏极层26b的上部，形成有硅化物层17。 本实施例的光电二极管1的P+扩散层12与pMOS元件7b的源极 层25b和漏极层26b，分别是以相同浓度扩散P型的相同杂质而形成的。 另外，光电二极管1的N+扩散层14与nMOS元件7a的源极层25a 和漏极层26a，分别是以相同浓度扩散N型的相同杂质而形成的。 并且，光电二极管1的P-扩散层和nMOS元件7a的沟道区域26a 分别是以相同浓度扩散P型的相同杂质而形成的。 另外，上述的栅极长度方向是指，与硅半导体层4的上表面平行地 从源极层25a或25b朝向漏极层26a或26b的方向，或者其相反的方向。 在图3至图5中，31是作为掩模部件的抗蚀剂掩模，是利用光刻对 涂敷在硅半导体层4上的正型或负型抗蚀剂进行曝光和显影处理而形成 的掩模图形，起到本实施例的蚀刻和离子注入中的掩模的作用。 下面，按照图3至图5中用P表示的工序，对本实施例的光电IC 的制造方法进行说明。 本实施例的半导体晶片的硅半导体层4，是通过在SOI构造的半导 体晶片的薄硅层上，采用热氧化法形成牺牲氧化膜，然后通过湿式蚀刻 将其除去，而形成50nm的厚度的，该SOI构造的半导体晶片是采用 SIMOX(Separation by Implanted Oxygen)法在嵌入氧化膜3上残留 薄硅层，或在嵌入氧化膜3上粘贴薄硅层而形成的。 在P1(图3)中，在嵌入氧化膜3上形成了规定厚度(在本实施例 中是50nm)的硅半导体层4的半导体晶片的硅半导体层4上，采用热 氧化法形成膜厚较薄的衬垫氧化膜，在该衬垫氧化膜上采用CVD (Chemical Vapor Deposition)法形成由氮化硅构成的硅氮化膜，并通 过光刻，在硅氮化膜上形成覆盖二极管形成区域6和晶体管形成区域 8a、8b、即露出了元件隔离区域10的抗蚀剂掩模(未图示)，并把其作 为掩模，通过各向异性蚀刻，除去硅氮化膜，露出衬垫氧化膜。 除去上述的抗蚀剂掩模，并把露出的硅氮化膜作为掩模，采用 LOCOS(Local Oxidation Of Silicon)法，将元件隔离区域10的硅半 导体层4氧化而形成到达嵌入氧化膜3的元件隔离层9，然后通过湿式 蚀刻除去硅氮化膜和衬垫氧化膜，在硅半导体层4的各个元件隔离区域 10形成元件隔离层9。 然后，通过光刻，在硅半导体层4上形成露出了二极管形成区域6 和晶体管形成区域8a的抗蚀剂掩模31，并把其作为掩模，对露出的硅 半导体层4注入P型杂质离子，在硅半导体层4中形成以比较低的浓度 扩散了P型杂质的光电二极管1的P-扩散层15和nMOS元件7a的沟 道区域28a。 在P2(图3)中，除去在工序P1中形成的抗蚀剂掩模31，再次通 过光刻在硅半导体层4上形成露出了晶体管形成区域8b的抗蚀剂掩模 31，并把其作为掩模，对露出的硅半导体层4注入N型杂质离子，在硅 半导体层4中形成以比较低的浓度扩散了N型杂质的pMOS元件7b的 沟道区域28b。 在P3(图3)中，采用热氧化法将硅半导体层4的上表面氧化，形 成硅氧化膜33，在该硅氧化膜33上通过淀积多晶硅来形成比较厚的多 晶硅层34。 在P4(图3)中，通过光刻，在多晶硅层34上形成覆盖晶体管形 成区域8a、8b的栅极长度方向的中央部的栅电极22a、22b的形成区域 的抗蚀剂掩模(未图示)，并把其作为掩模，通过干式蚀刻等，对多晶 硅层34和硅氧化膜33进行蚀刻，形成隔着栅极氧化膜21a、21b与硅 半导体层4的沟道区域28a、28b相对的栅电极22a、22b，然后除去上 述的抗蚀剂掩模。 在P5(图4)中，通过光刻，形成露出二极管形成区域6的N+扩 散层14的形成区域(图1所示的“E”字形部位)和晶体管形成区域 8a的抗蚀剂掩模31，并把其作为掩模，对露出的硅半导体层4和栅电 极22a的多晶硅注入N型杂质离子，在栅电极22a两侧的硅半导体层4 中形成以中浓度扩散了N型杂质的nMOS元件7a的延展部27a，并且 向栅电极22a和N+扩散层14的形成区域的硅半导体层4中扩散中浓度 的N型杂质。 在P6(图4)中，除去在工序P5中形成的抗蚀剂掩模31，通过光 刻，形成露出了二极管形成区域6的P+扩散层12的形成区域(图1所 示的“π”字形部位)和晶体管形成区域8b的抗蚀剂掩模31，并把其 作为掩模，向露出的硅半导体层4和栅电极22b的多晶硅注入P型杂质 离子，在栅电极22b两侧的硅半导体层4中形成以中浓度扩散了P型杂 质的pMOS元件7b的延展部27b，并且向栅电极22b和P+扩散层12 的形成区域的硅半导体层4中扩散中浓度的P型杂质。 在P7(图4)中，除去在工序P6中形成的抗蚀剂掩模31，采用 CVD法在栅电极22a、22b和硅半导体层4的整个面上淀积氮化硅，形 成硅氮化膜，并采用各向异性蚀刻对硅氮化膜进行蚀刻，露出栅电极 22a、22b的上表面和硅半导体层4的上表面，在栅电极22a、22b的侧 面形成侧壁23。 在P8(图4)中，通过光刻，形成与上述工序P5同样的抗蚀剂掩 模31，并把其作为掩模，向露出的硅半导体层4和栅电极22a的多晶硅 注入P型杂质离子，在侧壁23两侧的硅半导体层4中，形成以比较高 的浓度扩散了N型杂质的nMOS元件7a的源极层25a、漏极层26a、 和光电二极管1的N+扩散层14，并且向栅电极22a扩散比较高浓度的 N型杂质。 在P9(图5)中，除去在工序P8中形成的抗蚀剂掩模31，通过光 刻，形成与上述工序P6同样的抗蚀剂掩模31，并把其作为掩模，向露 出的硅半导体层4和栅电极22b的多晶硅注入P型杂质离子，在侧壁 23两侧的硅半导体层4中，形成以比较高的浓度扩散了P型杂质的 pMOS元件7b的源极层25b、漏极层26b和光电二极管1的P+扩散层 12，并且向栅电极22b扩散比较高浓度的P型杂质。 在P10(图5)中，在除去在工序P9中形成的抗蚀剂掩模31，并 实施了用于使各个扩散层活性化的热处理后，通过光刻，形成抗蚀剂掩 模31，该抗蚀剂掩模31露出了与二极管形成区域6的P+扩散层12及 N+扩散层14同P-扩散层15的边界16相接的无硅化物部18的形成区 域18a，然后，把其作为掩模，采用CVD法淀积氧化硅，形成硅氧化 膜36。 用于形成该硅氧化膜36的抗蚀剂掩模31，为了特意设置无硅化物 部18，考虑在上述工序P5、P6、P8、P9中形成的抗蚀剂掩模31及在 本工序中形成的抗蚀剂掩模31的所有对准裕量，其结果，设定为还覆 盖无硅化物部18的形成区域18a的形状。 在P11(图5)中，除去在工序P10中形成的抗蚀剂掩模31，采用 溅射法在栅电极22a、22b和硅半导体层4的整个面上淀积钴，形成高 熔点金属层，并通过自对准多晶硅化物处理，使与P+扩散层12和N+ 扩散层14上、栅电极22a、22b上、源极层25a、25b和漏极层26a、 26b上的硅相接的高熔点金属层硅化物化，而在各个部位形成硅化物层 17。 此时，由于P+扩散层12和N+扩散层14的无硅化物部18的形成 区域18a被硅氧化膜36覆盖，所以不形成硅化物层17而原样残留P+ 扩散层12和N+扩散层14，在P+扩散层12和N+扩散层14的与同P- 扩散层15的边界16相邻的部位，形成无硅化物部18，并且在P+扩散 层12和N+扩散层14、栅电极22a、22b、源极层25a、25b和漏极层 26a、26b的上部形成具有相同金属成分的硅化物层17。 在这种情况下，上述的自对准多晶硅化物处理是从实施热处理开始 到除去未反应的高熔点金属层为止的处理。 在P12(图5)中，在形成硅化物层17后，通过湿式蚀刻，除去硅 氧化膜26，形成本实施例的光电二极管1和nMOS元件7a、pMOS元 件7b。 然后，在硅化物层17和元件隔离层9等上的硅半导体层4的整个 面上，采用CVD法比较厚地淀积氧化硅等绝缘材料，并对其上表面进 行平坦化处理，形成层间绝缘膜，再通过光刻，在层间绝缘膜上形成具 有开口部的抗蚀剂掩模(未图示)，该开口部露出了P+扩散层12和N+ 扩散层14、源极层25a、25b和漏极层26a、26b的各硅化物层17上的 接触孔形成区域的层间绝缘膜，然后把该抗蚀剂掩模作为掩模，通过选 择性蚀刻氧化硅的各向异性蚀刻，形成贯穿层间绝缘膜到达上述硅化物 层17的接触孔，在除去上述的抗蚀剂掩模后，采用CVD法或溅射法， 在接触孔内嵌入导电材料，形成接触插塞，对其上表面进行平坦化处理， 露出层间绝缘膜的上表面。 然后，与上述同样地在到达栅电极22a、22b的硅化物层17的接触 孔内嵌入导电材料，形成接触插塞，并实施平坦化处理，形成本实施例 的光电IC38。 这样形成的光电二极管1，由于其P-扩散层15以相同的浓度扩散 了与构成光电IC38的nMOS元件7a的沟道区域28a相同的P型杂质， 所以在形成nMOS元件7a的沟道区域28a的工序P1中，能够使用相 同的抗蚀剂掩模31同时形成，从而可简化光电IC38的制造工序。 另外，由于光电二极管1的N+扩散层14，以相同的浓度扩散了与 构成光电IC38的nMOS元件7a的源极层25a和漏极层26a相同的N 型杂质，所以，在形成nMOS元件7a的源极层25a和漏极层26a的工 序P8中，能够使用相同的抗蚀剂掩模31同时形成，从而可简化光电 IC38的制造工序。 另外，由于光电二极管1的P+扩散层12以相同的浓度扩散了与构 成光电IC38的pMOS元件7b的源极层25b和漏极层26b相同的P型 杂质，所以，在形成pMOS元件7b的源极层25b和漏极层26b的工序 P9中，能够使用相同的抗蚀剂掩模31同时形成，从而可简化光电IC38 的制造工序。 此外，由于P+扩散层12和N+扩散层14的上部的硅化物层17，是 采用与nMOS元件7a和pMOS元件7b的源极层25a、25b及漏极层 26a、26b的上部的硅化物层17相同的金属成分形成的，所以，在nMOS 元件7a和pMOS元件7b的源极层25a、25b及漏极层26a、26b的上 部形成硅化物层17的工序P11中，能够使用相同的高熔点金属层同时 形成，从而可简化光电IC38的制造工序。 本实施例的光电二极管1，形成在其P+扩散层12和N+扩散层14 的上部的硅化物层17，通过以下的抗蚀剂掩模31，特意地使之与边界 16具有间隔，该边界16是P+扩散层12和N+扩散层14各自与P-扩散 层15的边界，由此，在其与P-扩散层15的边界16之间形成无硅化物 部18，所述抗蚀剂掩模31是在工序P10中，考虑在工序P5、P6、P8、 P9中形成的抗蚀剂掩模31及在工序P10中形成的抗蚀剂掩模31的所 有对准裕量，而设定为还覆盖无硅化物部18的形成区域18a的形状的 抗蚀剂掩模，所以，硅化物层17不会延伸到P-扩散层15上，可充分确 保暗电流与光电流的S/N比，可防止光电二极管1的特性波动，保证光 电二极管1的质量稳定。 另外，由于P+扩散层12和N+扩散层14形成为，使各自的峰部12a 和14a的峰侧与元件隔离层9的内侧的一个边9a和与其相对的另一个 边9b相接，所以同P+扩散层12和N+扩散层14的所有周缘与P-扩散 层15相接而形成的光电二极管1相比，只要只在P+扩散层12和N+扩 散层14的周缘的与P-扩散层15的边界16侧形成无硅化物部18，即可 获得上述的效果，从而能够容易地特意形成无硅化物部18，并且，可扩 大硅化物层17的面积，进一步提高降低面电阻的效果。 图9表示对上述的光电二极管1照射了紫外线时的电流电压特性的 实验结果。 图9中的横轴表示施加在P+扩散层12和N+扩散层14之间的电压， 纵轴表示施加了电压时检测出的电流。 在实验中使用的光电二极管1的硅半导体层4的厚度为50nm，所 照射的紫外线的波长为395nm。 另外，在把光电二极管1设置在暗室内的状态下进行了暗电流的测 定。 从图9可看出，本实施例的光电二极管1，在反偏压侧具有用于区 别紫外线照射时与暗电流的明确的差，可充分确保暗电流与光电流的 S/N比。 另一方面，可看到，用于比较的添加了△符号表示的硅化物层17 延伸到P-扩散层15上时的暗电流，与本实施例的紫外线照射时的光电 流为同等程度，与紫外线照射时的区别不明确，不能充分确保S/N比， 不适合作为检测紫外线的光电二极管1。 如以上说明的那样，在本实施例中，形成了与形成在SOI构造的硅 半导体层上的框状元件隔离层的内侧的一个边相接的P+扩散层，隔着 P-扩散层配置了与元件隔离层的和一个边相对的另一个边相接的N+扩 散层，同P+扩散层和N+扩散层与P-扩散层的边界具有间隔地在P+扩 散层和N+扩散层的上部形成了硅化物层，由此，能够容易地在P+扩散 层和N+扩散层的不与周缘的元件隔离层相接的其与P-扩散层的边界 侧，使硅化物层与P-扩散层具有间隔地形成无硅化物部，从而可防止硅 化物层延伸到P-扩散层上，可保证光电二极管的质量稳定。 另外，通过使光电二极管的P-扩散层具有与nMOS元件的沟道区 域相同浓度的相同P型杂质，N+扩散层具有与nMOS元件的源极层和 漏极层相同浓度的相同N型杂质，P+扩散层具有与pMOS元件的源极 层和漏极层相同浓度的相同P型杂质，硅化物层具有与形成在nMOS 元件和pMOS元件的源极层和漏极层上的硅化物层相同的金属成分， 在形成nMOS元件的沟道区域的工序、形成nMOS元件的源极层和漏 极层的工序、形成pMOS元件的源极层和漏极层的工序中，可分别兼 用相同的抗蚀剂掩模来同时形成，并且在nMOS元件和pMOS元件的 源极层和漏极层上形成硅化物层的工序中，可使用相同的高熔点金属层 来同时形成，从而可简化光电IC的制造工序。 [实施例2] 图10是表示实施例2的光电二极管的上表面的说明图，图11是表 示实施例2的光电二极管的剖面的说明图，图12、图13、图14是表示 实施例2的光电IC的制造方法的说明图。 另外，图11是沿着图10的B-B剖面线的剖视图。另外，对于与上 述实施例1相同的部分，标记相同的符号并省略其说明。 在图10、图11中，40是虚设栅极，由使用与nMOS元件7a、pMOS 元件7b的栅极氧化膜21a、21b同样的材料形成的虚设栅极氧化膜41、 使用与栅电极22a、22b同样的材料形成在虚设栅极氧化膜41上的虚设 栅电极42、和使用与侧壁23同样的材料形成在虚设栅电极42的侧面上 的虚设侧壁43形成，在虚设栅电极42各自的P+扩散层12和N+扩散 层14侧的上部，形成有硅化物层17。 本实施例的虚设栅极氧化膜41，以沿着P+扩散层12和N+扩散层 14与P-扩散层15的边界16覆盖P-扩散层15上的一部分的方式形成 在P-扩散层15上，形成在P+扩散层12和N+扩散层14侧的虚设侧壁 43，分别延伸到P+扩散层12和N+扩散层14上，并作为用于形成本实 施例的无硅化物部18的掩模部件起作用。 下面，按照图12至图14中用PA表示的工序，对本实施例的光电 IC的制造方法进行说明。 本实施例的半导体晶片的硅半导体层4与上述实施例1同样形成为 50nm的厚度。 由于本实施例的工序PA1(图12)～PA3(图12)的动作与上述实 施例1的工序P1(图3)～P3(图3)的动作相同，所以省略其说明。 在PA4(图12)中，通过光刻，在多晶硅层34上，形成抗蚀剂掩 模(未图示)，该抗蚀剂掩模覆盖晶体管形成区域8a、8b的栅极长度方 向的中央部的栅电极22a、22b的形成区域、和二极管形成区域6的虚 设栅电极42的形成区域，即P-扩散层15的形成区域上的沿着其与P+ 扩散层12和N+扩散层14各自的形成区域的边界16的区域，把该抗蚀 剂掩模作为掩模，与实施例1的工序P4同样地在栅极氧化膜21a、21b 上形成栅电极22a、22b，并且在虚设栅极氧化膜41上形成虚设栅电极 42，然后除去上述的抗蚀剂掩模。 在PA5(图13)中，通过光刻，形成覆盖晶体管形成区域8b、以 及二极管形成区域6的P+扩散层12的形成区域、P-扩散层15的形成 区域、和N+扩散层14的形成区域侧的虚设栅电极42上的中央部的抗 蚀剂掩模31，该抗蚀剂掩模31自对准地露出了二极管形成区域6的N+ 扩散层14的形成区域(图10所示的“E”字形部位)，并露出了晶体管 形成区域8a，把其作为掩模，与实施例1的工序P5同样地在栅电极22a 两侧的硅半导体层4上形成nMOS元件7a的延展部27a，向栅电极22a 的多晶硅中扩散中浓度的N型杂质，并且向N+扩散层14的形成区域的 硅半导体层4自对准地扩散中浓度的N型杂质。 在PA6(图13)中，除去在工序PA5中形成的抗蚀剂掩模31，通 过光刻，形成覆盖晶体管形成区域8a、以及二极管形成区域6的N+扩 散层14的形成区域、P-扩散层15的形成区域和P+扩散层12的形成区 域侧的虚设栅电极42上的中央部的抗蚀掩模31，该抗蚀掩模31自对准 地露出了二极管形成区域6的P+扩散层12的形成区域(图1所示的“π” 字形部位)，并露出了晶体管形成区域8b，把其作为掩模，与实施例1 的工序P6同样地在栅电极22b两侧的硅半导体层4上形成pMOS元件 7b的延展部27b，并向栅电极22b的多晶硅中扩散中浓度的P型杂质， 并且向P+扩散层12的形成区域的硅半导体层4中自对准地扩散中浓度 的P型杂质。 在PA7(图13)中，除去在工序PA6中形成的抗蚀剂掩模31，与 实施例1的工序P7同样地露出栅电极22a、22b、虚设栅电极42的上 表面和硅半导体层4的上表面，在栅电极22a、22b和虚设栅电极42的 侧面，形成侧壁23和虚设侧壁43。 在PA8(图13)中，通过光刻，形成与上述工序PA5同样的抗蚀 剂掩模31，并与实施例1的工序P8同样地在侧壁23两侧的硅半导体 层4上形成nMOS元件7a的源极层25a、漏极层26a，并自对准地形 成光电二极管1的N+扩散层14，并且向栅电极22a扩散比较高浓度的 N型杂质。 在PA9(图14)中，除去在工序PA8中形成的抗蚀剂掩模31，通 过光刻，形成与上述工序PA6同样的抗蚀剂掩模31，然后与实施例1 的工序P9同样地在侧壁23两侧的硅半导体层4上形成pMOS元件7b 的源极层25b、漏极层26b，并自对准地形成光电二极管1的P+扩散层 12，并且向栅电极22b中扩散比较高浓度的P型杂质。 在PA10(图14)中，在除去在工序PA9中形成的抗蚀剂掩模31， 并实施了用于使各个扩散层活性化的热处理后，通过光刻，形成露出二 极管形成区域6的P+扩散层12和N+扩散层14侧的各个虚设栅极40 之间的P-扩散层15、和各个虚设栅电极42的P-扩散层15侧的中央部 的抗蚀剂掩模31，把其作为掩模，通过采用CVD法淀积氧化硅，形成 硅氧化膜36。 在PA11(图14)中，除去在工序PA10中形成的抗蚀剂掩模31， 在栅电极22a、22b、虚设栅电极42和硅半导体层4的整个面上，采用 溅射法淀积钴，形成高熔点金属层，通过自对准多晶硅化物处理，使与 P+扩散层12和N+扩散层14上、栅电极22a、22b上、源极层25a、25b 上、漏极层26a、26b上、以及虚设栅电极42上的硅相接的高熔点金属 层硅化物化，在各个部位形成硅化物层17。 此时，由于P+扩散层12和N+扩散层14的无硅化物部18的形成 区域18a被虚设侧壁43所覆盖，所以，在同P+扩散层12及N+扩散层 14与P-扩散层15的边界16相邻的虚设侧壁43下的部位，形成无硅化 物部18，并且具有相同金属成分的硅化物层17形成在P+扩散层12和 N+扩散层14、栅电极22a、22b、虚设栅电极42、源极层25a、25b、 和漏极层26a、26b的上部。 在这种情况下，上述的自对准多晶硅化物处理是从实施热处理到除 去未反应的高熔点金属层为止的处理。 由于之后的工序PA12(图14)的动作和接触插塞的形成动作，与 实施例1的工序P12(图5)的动作和接触插塞的形成动作相同，所以 省略其说明。 这样形成的光电二极管1，与上述实施例1一样，由于各个扩散层 以相同的浓度扩散了与nMOS元件7a和pMOS元件7b的各个扩散层 相同型的相同杂质，各个扩散层的上部的硅化物层17是由与nMOS元 件7a和pMOS元件7b的各个扩散层的上部的硅化物层17相同的金属 成分形成的，所以，在各个扩散层的形成工序和硅化物层17的形成工 序中，能够使用相同的抗蚀剂掩模31和相同的高熔点金属层来同时形 成，从而可简化光电IC38的制造工序。 另外，由于虚设栅极40的虚设栅极氧化膜41、虚设栅电极42、和 虚设侧壁43使用与各个nMOS元件7a、pMOS元件7b的栅极氧化膜 21a、21b、栅电极22a、22b、和侧壁23分别相同的成分形成，所以， 在nMOS元件7a、pMOS元件7b的栅极各自的形成工序中，可以使用 相同的硅氧化膜33、多晶硅层34和相同的抗蚀剂掩模31，而且可以使 用相同的硅氮化膜来同时形成，从而可简化光电IC的制造工序。 本实施例的光电二极管1，形成在其P+扩散层12和N+扩散层14 的上部的硅化物层17，在工序PA10中，通过使用在工序PA5中形成的 抗蚀剂掩模31所形成的虚设栅电极42、和在工序PA7中形成的虚设侧 壁43，在其与边界16之间自对准地形成无硅化物部18，该边界16是 P+扩散层12和N+扩散层14与P-扩散层15的边界，所以，不需要形 成考虑了多个抗蚀剂掩模31的所有对准裕量的实施例1的工序P10中 的抗蚀剂掩模31，可容易地防止硅化物层17延伸到P-扩散层15上， 从而可充分确保暗电流与光电流的S/N比，防止光电二极管1的特性波 动，保证光电二极管1的质量稳定。 另外，在本实施例中，说明了把虚设栅电极和虚设栅极氧化膜原样 保留的情况，但也可以在工序PA10中的抗蚀剂掩模31形成前，或工序 PA11中的硅化物层17形成后将它们除去。 如以上说明的那样，在本实施例中，除了可获得与上述实施例1相 同的效果之外，通过在P+扩散层和N+扩散层的各自与P-扩散层的边界 侧的P+扩散层和N+扩散层上，与各个边界相接地形成虚设栅极的虚设 侧壁，在虚设侧壁与元件隔离层之间的P+扩散层和N+扩散层的上部分 别形成硅化物层，可利用虚设侧壁，自对准地在虚设侧壁下容易地形成 无硅化物部。 另外，在上述各个实施例中，说明了通过扩散P型杂质来形成低浓 度扩散层的情况，但通过以比较低的浓度扩散N型杂质来形成低浓度扩 散层，也可以获得同样的效果。 另外，在上述各个实施例中，说明了P+扩散层为“π”字形、N+ 扩散层为“E”字形的情况，但也可以使各自的形状相反，还可以使梳 齿部的数量更多。 此外，在上述各个实施例中，说明了在P+扩散层和N+扩散层上设 置多个梳齿部，并使它们啮合进行配置的情况，但也可以不设置梳齿部， 而隔着低浓度扩散层只相对配置峰部。 另外，在上述各个实施例中，说明了硅半导体层是形成在作为SOI 衬底的绝缘层的嵌入氧化膜上的硅半导体层，但也可以是形成在作为绝 缘层的蓝宝石衬底上的SOS(Silicon On Sapphire)衬底的硅半导体层， 还可以是形成在作为绝缘层的石英衬底上的SOQ(Silicon On Quartz) 衬底的硅半导体层等。