技术领域 本发明涉及电子通讯技术领域，尤其涉及一种基于JTAG(Joint Test Action Group，联合测试行动组合)接口的单板及其设计方法。 背景技术 随着科学技术的发展，电子通讯产品的系统集成化程度越来越高、物理尺 寸越来越小，由此可供进行电路测试的结点间距越来越小，有的甚至完全成为 隐性结点，比如BGA(Ball Grid Array，球栅阵列封装)封装器件。 在上述情况下，若只是使用探针、针床等传统测试设备则无法对所述电子 通讯产品进行有效的测试，而且其还会带来开发电子系统时测试成本的不断上 升，测试周期的加长以及其它不可测的情况。 为此，JTAG(Joint Test Action Group，联合测试行动组合)起草了BST (Board Scan Test，边界扫描测试)规范，该规范后来被制定为IEEE1149.1标 准。由IEEE-1149.1标准规定的边界扫描是测试PCB(print circuit board，印制 电路板)板上IC(integrated circuit，集成电路)之间互连的综合测试方法。边 界扫描的基本思想是：在靠近器件的每一个I/O(Input/Output，输入/输出)管 脚处，增加一个移位寄存器单元和锁存器单元。在测试期间，这些寄存器单元 用于控制输入管脚的状态，并读出输出管脚的状态。在正常工作期间，这些附 加的移位寄存器单元不影响电路的工作。 JTAG接口是符合IEEE STD 1149.1的测试接口，该接口是芯片制造商为 开发者预留的在线仿真口，同时也是边界扫描测试技术的一种应用。目前的传 输系统中，各种单板使用的芯片，比如一般的CPU(central processing unit， 中央处理器)、EPLD(EEPROM-based programmable logic devices，电可擦除 可编程逻辑器件)、FPGA(Field Programmable Gate Array，现场可编程逻辑 阵列)以及一些专用芯片等都提供了符合IEEE 1149.1的JTAG接口。为方便 起见，本发明以下将所述带有JTAG接口的芯片简称为JTAG芯片。 图1是通用的JTAG芯片结构模块示意图，所述JTAG芯片包括：TAP(Test Access Port，测试存取通道)、TAP控制器100、IR寄存器(Instruction Register， 指令寄存器)101、TDR寄存器(Test Data Register，测试数据寄存器)。其 中， TAP是一个通用的端口，通过TAP可以访问芯片提供的所有TDR寄存器 和IR寄存器。该TAP包括5个用于完成边界扫描测试的接口：TCK(Test Clock， 测试时钟输入)接口102，TMS(Test Mode Select，测试模式选择输入)接口 103、TDI(Test Date input，测试数据输入线)接口104、TDO(Test Date Output， 测试数据输出线)接口105和TRST*(Test Reset，测试复位输入线)接口106。 TCK接口102与系统的时钟无关，是个独立的基本的时钟源；TMS接口103 用于通过其状态来控制TAP控制器；TDI接口104是IR寄存器的指令和TDR 寄存器的数据的串行输入端，在TCK的上升沿被采样，结果送到相应的JTAG 寄存器；TDO接口105是IR寄存器的指令和TDR寄存器的数据的串行输出 端，在TCK的下降沿被输送到TDO；TRST*接口106在低电平时有效，用于 对TAP控制器进行复位。异步复位时，TRST*接口106产生一个持续时间足 够长的‘0’信号对TAP控制器进行异步复位。TRST*接口106可选，不是所 有的带有JTAG接口的芯片都有该TRST*接口106。TAP控制器100，用于对 所有的TAP进行控制。IR寄存器101，用于实现对TDR寄存器的控制。TDR 寄存器包括BSR(Boundary-Scan Register，边界扫描寄存器)107、BR(Bypass Register，旁路寄存器)108和DIR(Device Identification Register，器件识别寄 存器)109。其中，BSR寄存器107构成边界扫描路径，用于存放测试数据和 测试结果，由串行移位级和并行锁存级组成；BR寄存器108可旁路其它移位 寄存器，而获得TDI到TDO最短的扫描路径。 JTAG接口的测试方法是基于边界扫描的测试方法，其可以实现对各个 JTAG芯片的分别测试。为此，基于JTAG接口的测试方法可以被引入单板测 试如单板焊接质量、元件之间的互连正确性等生产检验、单板维修虚焊等检查 中来提高板卡的生产质量，而基于JTAG接口的电路设计也随之成为关系到单 板可测性，以及稳定性和可靠性的重要因素。 现有的基于JTAG接口的单板在硬件实现上是将内部所有JTAG芯片通过 JTAG接口串联在一起，形成一个边界扫描链，从而实现单板生产测试。但是 由于JTAG接口在集成电路正常工作时，可以控制其接口状态，如不对JTAG 接口做任何处理，由于系统的干扰，可能使JTAG接口出现错误操作，影响芯 片及其接口的工作状态，造成芯片不能正常工作，给产品的稳定性和可靠性带 来隐患，而某些芯片的JTAG接口并没有完全按照IEEE Std 1149.1设计，按 照现有的测试方法串接在边界扫描链中会对整个系统带来极大的影响，另外， 对现有的基于JTAG接口的单板对复位接口的处理不够灵活，这样会导致电路 在正常工作和JTAG测试时是不同的电路，测试相对变得复杂，或者整个边界 扫描链工作不可靠，背离了设计的初衷。 综上可知，现有的基于JTAG接口的单板的设计技术，在实际使用上，显 然存在不便与缺陷，所以有必要加以改进。 发明内容 针对上述的缺陷，本发明的第一目的在于提供一种基于JTAG接口的单 板，该单板可以保证JTAG芯片工作和测试的可靠性。 本发明的第二目的在于提供一种基于JTAG接口的单板设计方法，该方法 可以保证JTAG芯片工作和测试的可靠性。 为了实现上述第一目的，本发明提供一种基于JTAG接口的单板，该单板 包括至少两个JTAG芯片，所述JTAG芯片携带JTAG接口，该JTAG接口包 括测试数据输入线接口、测试数据输出线接口、测试时钟输入接口、测试模式 选择输入接口和测试复位输入线接口，所述JTAG芯片间测试数据输出线接口 和测试数据输入线接口互相串接以形成边界扫描链，并且边界扫描链上的每个 JTAG芯片根据隔离要求配备和连接隔离器件。 根据本发明基于JTAG接口的单板，所述隔离器件包括隔离电阻，该隔离 电阻为零欧姆电阻。 根据本发明基于JTAG接口的单板，当需要隔离一JTAG芯片，在该JTAG 芯片的测试数据输出线接口和测试复位输入线接口间配备和连接所述隔离电 阻。 根据本发明基于JTAG接口的单板，所述隔离电阻包括第一隔离电阻和第 二隔离电阻；或者所述隔离电阻包括第二隔离电阻和第三隔离电阻；或者所述 隔离电阻包括第一隔离电阻、第二隔离电阻和第三隔离电阻。 根据本发明基于JTAG接口的单板，在JTAG芯片的测试数据输出线接口 和测试复位输入线接口间配备一个第二隔离电阻和/或在JTAG芯片的测试数 据输出线接口和测试复位输入线接口上分别配备一个第二隔离电阻，并在需要 隔离该JTAG芯片时连接该第二隔离电阻。 根据本发明基于JTAG接口的单板，当边界扫描链的JTAG芯片具有JTAG 接口下载功能时，对该JTAG芯片预留JTAG接口下载插座。 根据本发明基于JTAG接口的单板，当边界扫描链的JTAG芯片具有JTAG 接口下载功能时，在该JTAG芯片的测试数据输出线接口和测试复位输入线接 口上分别配备一个第一隔离电阻和第二隔离电阻，并在该JTAG芯片处于非下 载状态和需要隔离该JTAG芯片时，连接该第一隔离电阻和第二隔离电阻；和 /或 在该JTAG芯片的测试数据输出线接口和测试复位输入线接口间配备一 个第二隔离电阻和在该JTAG芯片的测试数据输出线接口和测试复位输入线 接口上分别配备一个第一隔离电阻，并在该JTAG芯片处于非下载状态和需要 隔离该JTAG芯片时，连接该第一隔离电阻和第二隔离电阻。 根据本发明基于JTAG接口的单板，当边界扫描链上的JTAG芯片不具有 JTAG接口下载功能时，在该JTAG芯片的测试数据输出线接口和测试复位输 入线接口上分别配备一个第二隔离电阻和在该JTAG芯片的测试数据输出线 接口配备一个第三隔离电阻，并在需要隔离该JTAG芯片时，连接该第二隔离 电阻和第三隔离电阻；和/或 在该JTAG芯片的测试数据输出线接口和测试复位输入线接口间配备一 个第二隔离电阻和在该JTAG芯片的测试数据输出线接口配备一个第三隔离 电阻，并在需要隔离该JTAG芯片时，连接该第二隔离电阻和第三隔离电阻。 根据本发明基于JTAG接口的单板，所述单板进一步包括： 复位电路，用于在单板上电后对JTAG芯片所携带JTAG接口进行复位。 根据本发明基于JTAG接口的单板，所述复位电路进一步包括： 复位器件，用于对在单板上电后对JTAG芯片所携带JTAG接口进行复位。 根据本发明基于JTAG接口的单板，所述复位电路进一步包括： 与门电路，用于保证所述复位器件对JTAG芯片所携带JTAG接口的正确 复位。 根据本发明基于JTAG接口的单板，所述与门电路包括第一二极管和第二 二极管，该第一和第二二极管的阴极与边界扫描链上的每个JTAG芯片的测试 复位输入线接口相连，且第一二极管的阳极与复位器件的复位输出端口和单板 的中央处理单元复位输入端口相连。 根据本发明基于JTAG接口的单板，所述第一二极管和第二二极管为肖 特基二极管，规格型号为BAT54SLT1。 根据本发明基于JTAG接口的单板，所述单板进一步包括： JTAG边界扫描插座，用于对边界扫描链上的每个JTAG芯片进行测试。 根据本发明基于JTAG接口的单板，所述JTAG边界扫描插座包括测试复 位输入线接口、测试模式选择输入接口、测试时钟输入接口和测试数据输入线； 所述测试复位输入线接口与第二二极管的阳极相连； 所述测试模式选择输入接口、测试时钟输入接口和测试数据输入线分别与 JTAG测试链上的每个JTAG芯片的测试模式选择输入接口、测试时钟输入接 口和测试数据输入线相连。 根据本发明基于JTAG接口的单板，所述测试模式选择输入接口、测试时 钟输入接口和测试数据输入线接口上分别连接上拉电阻。 根据本发明基于JTAG接口的单板，根据边界扫描链上的测试器件个数调 整上拉电阻的阻值。 根据本发明基于JTAG接口的单板，当边界扫描链上的JTAG芯片个数小 于8时，所述上拉电阻的阻值为4.7K。 为了实现上述第二目的，本发明提供一种基于JTAG接口的单板设计方 法，该单板包括至少两个JTAG芯片，所述JTAG芯片携带JTAG接口，该JTAG 接口包括测试数据输入线接口、测试数据输出线接口、测试时钟输入接口、测 试模式选择输入接口和测试复位输入线接口，所述方法包括如下步骤： A、将所述JTAG芯片间测试数据输出线接口和测试数据输入线接口互相 串接以形成边界扫描链； B、根据隔离要求为边界扫描链上的每个JTAG芯片配备和连接隔离器件。 根据本发明的方法，所述步骤A进一步包括： A1、将所述JTAG芯片间测试数据输出线接口和测试数据输入线接口互 相串接以形成边界扫描链； A2、在单板上增加复位电路以在该单板上电后对JTAG芯片所携带JTAG 接口进行复位。 本发明通过在单板中将JTAG芯片间测试数据输出线接口和测试数据输 入线接口互相串接以形成边界扫描链，并且边界扫描链上的每个JTAG芯片根 据隔离要求配备和连接隔离器件，实现了对工作不可靠的JTAG芯片进行兼容 设计，从而保证JTAG芯片工作和测试的可靠性。并且，本发明通过在单板中 加入复位电路，实现了单板的正常工作。 附图说明 图1是通用的JTAG芯片结构模块示意图； 图2a和图2b是本发明提供的基于JTAG接口的单板电路图； 图3是本发明提供的JTAG边界扫描插座信号定义图； 图4是本发明提供的基于JTAG接口的单板设计方法流程图。 具体实施方式 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实 施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅 仅用以解释本发明，并不用于限定本发明。 本发明的基本思想是：在单板中将JTAG芯片间测试数据输出线接口和测 试数据输入线接口互相串接以形成边界扫描链，并且边界扫描链上的每个 JTAG芯片根据隔离要求配备和连接隔离器件。 本发明提供的基于JTAG接口的单板如图2a和图2b所示，该单板包括多 个携带JTAG接口的JTAG芯片：IC1、IC2……ICm和ICn。所述JTAG芯片 可以为FPGA芯片如IC2，也可以为CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)如IC1，或者是其它具有JTAG接口的CPU等 芯片。所述JTAG接口符合IEEE Std 1149.1标准，包括TDI接口、TDO接口、 TMS接口、TCK接口和TRST接口。与现有技术相同，所述TCK接口是个独 立的基本的时钟源；TMS接口用于通过其状态来控制TAP控制器；TDI接口 是指令和数据的串行输入端，在TCK的上升沿被采样，结果送到相应的JTAG 寄存器；TDO接口是指令和数据的串行输出端，在TCK的下降沿被输送到 TDO；TRST接口在低电平时有效，用于对TAP控制器进行复位。异步复位 时，TRST接口产生一个持续时间足够长的‘0’信号对TAP控制器进行异步 复位。 参见图2a，所述IC1、IC2……ICm和ICn间的TDI接口和TDO接口互 相串接以形成边界扫描链，所述边界扫描链也称为JTAG菊花链。当JTAG芯 片为可编程逻辑器件串接形成边界扫描链时，该边界扫描链上JTAG芯片的最 多数目要遵守厂家手册的要求，并且当JTAG接口电平不相同的JTAG芯片串 接在同一边界扫描链时还需要考虑接口电平的匹配转换。 所述IC1、IC2……ICm和ICn的TMS接口、TCK接口和TRST接口并接 到一起统一连接到JTAG边界扫描插座J3，所述JTAG边界扫描插座J3主要 是用于对边界扫描链上的每个JTAG芯片即IC1、IC2……ICm和ICn芯片进 行测试。在所有的单板，所述JTAG边界扫描插座J3必须使用统一的con2X7 插座，其信号定义如图3所示，包括：电源VCC接口、TRST接口、TDI接 口、TDO接口、TMS接口、TCK接口以及多个GND接地接口。JTAG边界 扫描插座J3根据JTAG接口类型与IC1、IC2……ICm和ICn相连。本发明中， 所述JTAG边界扫描插座J3的TMS接口、TCK接口和TDI接口分别连接上 拉电阻R4，所述上拉电阻R4的一端与电源VCC相连，如图2b所示。该上 拉电阻R4用于在单板内统一上拉IC1、IC2……ICm和ICn芯片的TMS接口、 TCK接口和TDI接口。在测试过程中，若发现对于明确要求TCK接口下拉的 JTAG芯片，则可以通过配置和连接隔离电阻将该JTAG芯片进行旁路或隔离。 本发明是根据边界扫描链上的测试器件个数调整上拉电阻的阻值，具体可通过 理论计算和实际测试确定。当边界扫描链上的JTAG芯片个数小于8时，所述 上拉电阻的阻值优选地为4.7K。 考虑到单板研发时对可编程逻辑器件下载的应用，本发明中为具有JTAG 接口下载功能的JTAG芯片IC1和JTAG芯片IC2分别预留JTAG管脚下载插 座J1和JTAG管脚下载插座J2，可参见图2a。所述JTAG管脚下载插座J1 和J2的接插件和信号定义由设计人员根据JTAG芯片的要求和下载电缆的情 况自行规定。 考虑到个别JTAG芯片器件有可能不能与其它JTAG芯片器件互通JTAG 测试信号的情况，为了不影响整个边界扫描测试链的正常功能，本发明边界扫 描链上的每个JTAG芯片上根据隔离要求配备和连接隔离器件。所述隔离器件 为但不限于隔离电阻。所述隔离电阻优选地为零欧姆电阻。当需要隔离一JTAG 芯片，在该JTAG芯片的TDO接口和TDI接口间配备和连接所述隔离电阻。 本发明所述的隔离电阻包括第一隔离电阻R1和第二隔离电阻R2；或者所述隔 离电阻包括第二隔离电阻R2和第三隔离电阻R3；或者所述隔离电阻包括第一 隔离电阻R1、第二隔离电阻R2和第三隔离电阻R3。其中， 第一隔离电阻R1只配备给具有JTAG接口下载功能的JTAG芯片IC1和 IC2，用于在单板研发调试时即IC1和IC2处于下载状态时，将IC1和IC2从 边界扫描测试链中隔离出来，方便单独通过JTAG管脚下载插座J1、J2下载。 第二隔离电阻R2配备给边界扫描链上的所有的JTAG芯片；第三隔离电 阻R3配备给不具有JTAG接口下载功能的JTAG芯片ICm和ICn；所述第二 隔离电阻R2和第三隔离电阻R3用于在保证整个边界扫描测试链的正常工作。 具体而言，当边界扫描链的JTAG芯片具有JTAG接口下载功能时如IC1 和IC2，在该JTAG芯片的TDO接口和TDI接口上分别配备一个第一隔离电 阻R1和第二隔离电阻R2，并在该JTAG芯片处于非下载状态和需要隔离该 JTAG芯片时，连接该第一隔离电阻R1和第二隔离电阻R2。考虑到要使PCB 上信号分叉尽可能短，所述第一隔离电阻R1和第二隔离电阻R2在PCB上要 尽量靠近JTAG芯片的TDO接口和TDI接口。当JTAG芯片的TDO接口和 TDI接口相距很近时，可以在JTAG芯片只配备一个第二隔离电阻R2，即在 该JTAG芯片的TDO接口和TDI接口间配备一个第二隔离电阻R2和在该 JTAG芯片的TDO接口和TDI接口分别配备一个第一隔离电阻R1，并在该 JTAG芯片处于非下载状态和需要隔离该JTAG芯片时，连接该第一隔离电阻 R1和第二隔离电阻R2。 对于边界扫描链上不具有JTAG接口下载功能的JTAG芯片如ICm和ICn 而言，在该JTAG芯片的TDO接口和TDI接口上分别配备一个第二隔离电阻 R2和在该JTAG芯片的TDO接口配备一个第三隔离电阻R3，并在需要隔离 该JTAG芯片时，连接该第二隔离电阻R2和第三隔离电阻R3。同样地，所述 第二隔离电阻R2在PCB上要尽量靠近JTAG芯片的TDO接口和TDI接口； 所述第三隔离电阻R3在PCB上要尽量靠近JTAG芯片的TDO接口。当JTAG 芯片的TDO接口和TDI接口相距很近时，可以在JTAG芯片只配备一个第二 隔离电阻R2，即在JTAG芯片的TDO接口和TDI接口间配备一个第二隔离电 阻R2和在该JTAG芯片的TDO接口配备一个第三隔离电阻R3，并在需要隔 离该JTAG芯片时，连接该第二隔离电阻R2和第三隔离电阻R3。 为了保证单板上电后能对各芯片的JTAG接口进行可靠的复位，本发明在 单板上外加一个复位电路，如图2b所示，该复位电路包括复位器件和与门电 路。其中， 复位器件，用于在单板上电后对JTAG芯片所携带JTAG接口进行复位。 本发明中，所述复位器件优选为专用的复位芯片。作为本发明的一种实施方式， 参见图2b，该复位芯片为MAX706/704，包括MR接口和Rst_Out*(复位输 出接口)接口。其中，Rst_Out*接口通过一上拉电阻与电源VCC和单板CPU 的Rst_in*(复位输入)接口相连。本发明可以通过上电复位或MR低触发复 位的方式对JTAG芯片所携带JTAG接口进行复位，但无论是上述上电复位还 是MR低触发复位方式，在MAX706/704Rst_Out*接口都会产生一个大于 200ms低脉冲，通过该脉冲可以保证JTAG接口的可靠复位。 与门电路，用于保证所述复位器件对JTAG芯片所携带JTAG接口的正确 复位。由于单板CPU的Rst_in*接口与MAX706/704的Rst_Out*接口相连，通 过所述与门电路可以保证采用JTAG边界扫描插座J3调试时，只会对边界扫 描链的JTAG芯片的JTAG接口进行复位，而不会引起CPU整个芯片的误复 位。本发明中，所述与门电路包括第一二极管D1和第二二极管D2，该第一 和第二二极管D1和D2的阴极与边界扫描链上的每个JTAG芯片的Trst接口 相连，且第一二极管D1的阳极与MAX706/704的Rst_Out*接口和单板CPU 的Rst_in*接口相连，第二二极管D2的阳极与JTAG边界扫描插座J3的TRST 接口管脚相连。为了保证复位时，JTAG边界扫描插座J3的TRST接口得到尽 量低的电平，所述第一二极管D1和第二二极管D2的导通压降要求尽量小。 优选地，所述二极管D1和第二二极管D2为肖特基二极管，规格型号为 BAT54SLT1。该规格型号的技术参数如下：最大前向电流200mA，反向电压 30V，前向导通电压和电流为0.4V@10mA。 图4是本发明提供的基于JTAG接口的单板设计方法流程图，该方法用于 设计如图2a和图2b所示的单板，该单板包括至少两个JTAG芯片，所述JTAG 芯片携带JTAG接口，该JTAG接口包括TDI接口、TDO和TRST接口，所 述方法包括如下： 步骤S401，将所述JTAG芯片间TDI接口、TDO接口互相串接以形成边 界扫描链，如图2a。 步骤S402，在单板上增加复位电路以在该单板上电后对JTAG芯片所携 带JTAG接口进行复位。所述复位电路包括复位器件和与门电路，具体可参见 图2b。 步骤S403，根据隔离要求为边界扫描链上的每个JTAG芯片配备和连接 隔离器件。 通过上述步骤设计出来的基于JTAG接口的单板可以保证单板有效的完 成JTAG测试，同时不影响单板的正常工作。 综上可知，本发明通过在单板中将JTAG芯片间测试数据输出线接口和测 试数据输入线接口互相串接以形成边界扫描链，并且边界扫描链上的每个 JTAG芯片根据隔离要求配备和连接隔离器件，实现了对工作不可靠的JTAG 芯片进行兼容设计，从而保证JTAG芯片工作和测试的可靠性。并且，本发明 通过在单板中加入复位电路，实现了单板的正常工作。 当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情 况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但 这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。