[0001] 本实用新型涉及集成电路技术领域，特别涉及一种精度可调的求平均电路。

[0002] 传统模拟电路采集到的数字信号可能会因为传感器的不稳定而出现抖动，这会影响采样数据的准确性。为了解决这个问题，传统电路通常会对采集到的数据进行简单的求和，然后取平均值作为采样数据。

[0003] 但是，这种方法仍然存在一些限制，比如求和数据数量固定，如果信号源不稳定，仍有可能导致数据失准的问题。实用新型内容

[0004] 本实用新型的主要目的是提供一种精度可调的求平均电路，旨在解决现有的求平均电路进行求平均运算时，求和数据数量固定导致的求平均采样数据失准的问题。

[0005] 为实现上述目的，本实用新型提出的精度可调的求平均电路，包括：

[0006] 第一信号输入端，用于输入N个第一信号；

[0007] 第二信号输入端，用于输入时钟信号；

[0008] 寄存器电路，所述寄存器电路与所述第二信号输入端连接；

[0009] 全加电路，所述全加电路分别与所述第一信号输入端和所述第二信号输入端连接；所述全加电路用于接收N个所述第一信号与所述时钟信号，对N个所述第一信号进行求和，并输出移位选择信号；

[0010] 移位选择电路，所述移位选择电路的输入端与所述全加电路连接；所述移位选择电路的输出端与所述寄存器电路连接；所述移位选择电路用于对所述移位选择信号进行移位操作，并输出求平均信号至所述寄存器电路；

[0011] 时序控制电路，所述时序控制电路的输入端与所述第二信号输入端连接；所述时序控制电路的输出端与所述寄存器电路连接；所述时序控制电路用于接收所述时钟信号，并输出时序控制信号至所述寄存器电路；

[0012] 所述寄存器电路用于在所述时钟信号与所述时序控制信号的控制下输出所述求平均信号。

[0013] 可选地，N为数字1、2、4、8、16、32、64与128的任意一个数字；所述第一信号为8位二进制码；

[0014] 所述移位选择电路包括3‑8选择器；所述3‑8选择器分别与所述全加电路和所述寄存器电路连接；所述3‑8选择器用于对所述移位选择信号进行M位移位操作以输出求平均信号至所述寄存器电路。

[0015] 可选地，所述移位选择信号为15位二进制码；所述全加电路包括十五组加法电路，十五组所述加法电路的输出与所述15位二进制码一一对应；

[0016] 第一组所述加法电路的加法电路包括半加器、触发器、第一输入端、时钟输入端与输出端，第二组至第八组所述加法电路的加法电路包括全加器、触发器、第一输入端、时钟输入端与输出端，第九组至第十五组所述加法电路的加法电路包括时钟输入端、半加器、触发器与输出端；

[0017] 第一组所述加法电路的半加器的第一输入端与第一组所述加法电路的第一输入端连接；第二组至第八组所述加法电路的全加器的第一输入端分别与第二组至第八组所述加法电路的第一输入端一一对应连接；

[0018] 第一组所述加法电路的半加器的进位输出端与第二组所述加法电路的全加器的进位输入端连接；第二组所述加法电路的全加器的进位输出端与第三组所述加法电路的全加器的进位输入端连接，第三组所述加法电路的全加器的进位输出端与第四组所述加法电路的全加器的进位输入端连接，直至第七组所述加法电路的全加器的进位输出端与第八组所述加法电路的全加器的进位输入端连接；第八组所述加法电路的全加器的进位输出端与第九组所述加法电路的半加器的进位输入端连接；第九组所述加法电路的半加器的进位输出端与第十组所述加法电路的半加器的进位输入端连接，第十组所述加法电路的半加器的进位输出端与第十一组所述加法电路的半加器的进位输入端连接，直至第十四组所述加法电路的半加器的进位输出端与第十五组所述加法电路的半加器的进位输入端连接；

[0019] 第一组所述加法电路的半加器的第一输出端与所述第一组所述加法电路的触发器的第一输入端连接；第二组至第八组所述加法电路的全加器的第一输出端与第二组至第八组所述加法电路的触发器的第一输入端一一对应连接；第九组至第十五组所述加法电路的半加器的第一输出端与第九组至第十五组所述加法电路的触发器的第一输入端一一对应连接；

[0020] 第一组所述加法电路的触发器的输出端分别与第一组所述加法电路的半加器的第二输入端和第一组所述加法电路的输出端连接；第二组至第八组所述加法电路的触发器的输出端分别与第二组至第八组所述加法电路的全加器的第二输入端和第二组至第八组所述加法电路的输出端一一对应连接；第九组至第十五组所述加法电路的触发器的输出端分别与第九组至第十五组所述加法电路的半加器的第二输入端和第九组至第十五组所述加法电路的输出端一一对应连接；

[0021] 第一组至第十五组所述加法电路的触发器的时钟信号输入端均与所述加法电路的时钟输入端连接。

[0022] 可选地，所述时序控制电路包括：

[0023] 时钟分频电路，所述时钟分频电路的输入端连接所述第二信号输入端；所述时钟分频电路用于将所述时钟信号分频为未分频时钟、2分频时钟、4分频时钟、8分频时钟、16分频时钟、32分频时钟、64分频时钟或者128分频时钟的分频时钟信号；

[0024] 时钟选择电路，所述时钟选择电路的输入端与所述时钟分频电路的输出端连接；所述时钟选择电路用于根据所述分频时钟信号输出所述时序控制信号。

[0025] 可选地，所述时钟分频电路包括八个时钟触发器；八个所述时钟触发器的输出端分别用于输出未分频时钟、2分频时钟、4分频时钟、8分频时钟、16分频时钟、32分频时钟、64分频时钟与128分频时钟的所述分频时钟信号；

[0026] 其中，每一所述时钟触发器的反相输出端均与对应所述时钟触发器的第一输入端连接；第一所述时钟触发器的时钟信号输入端与所述第二信号输入端连接，第一所述时钟触发器的输出端与第二所述时钟触发器的时钟信号输入端连接，第二所述时钟触发器的时钟信号输出端与第三所述时钟触发器的时钟信号输入端连接，直至第七所述时钟触发器的输出端与第八所述时钟触发器的时钟信号输入端连接。

[0027] 可选地，所述精度可调的求平均电路、所述寄存器电路、所述全加电路与所述时序控制电路均包括复位信号输入端；所述精度可调的求平均电路的复位信号输入端分别连接所述全加电路的复位信号输入端、所述寄存器电路的复位信号输入端与所述时序控制电路的复位信号输入端。

[0028] 可选地，所述精度可调的求平均电路还包括与门电路，所述与门电路的输入端分别连接所述第二信号输入端与所述时序控制电路的输出端；所述与门电路的输出端连接所述寄存器电路。

[0029] 可选地，所述精度可调的求平均电路还包括第一延迟电路，所述第一延迟电路的输入端连接所述第二信号输入端；所述第一延迟电路的输出端连接所述与门电路；所述第一延迟电路用于将所述时钟信号延迟后输出。

[0030] 可选地，所述精度可调的求平均电路还包括或门电路，所述或门电路的输入端分别连接所述精度可调的求平均电路的复位信号输入端与所述时序控制电路的输出端；所述或门电路的输出端分别连接所述全加电路的复位信号输入端与所述时序控制电路的复位信号输入端。

[0031] 可选地，所述精度可调的求平均电路还包括第二延迟电路；所述第二延迟电路的输入端连接所述时序控制电路的输出端；所述第二延迟电路的输出端连接所述或门电路。

[0032] 本实用新型技术方案采用一种精度可调的求平均电路，包括第一信号输入端、第二信号输入端、寄存器电路、全加电路、移位选择电路与时序控制电路。其中，N可以为2的n次幂，n为大于或者等于0的正整数，所述第一信号为二进制码信号。全加电路可以接收N个第一信号与时钟信号，并计算出N个第一信号的和，输出移位选择信号。求和运算时，全加电路可以对当前时钟周期与前一时钟周期输入的二进制码求和，将输出进位信号作为输入进位信号进行累加。移位选择信号包括了N个第一信号累加得到的和的信息与数值N的信息。除法运算时，移位选择电路可以对移位选择信号进行n位移位操作，并输出求平均信号至寄存器电路。具体为，通过舍弃二进制码的低位数实现除法的功能。例如，n为1时，舍弃最低的一位，相当于和除以2；舍弃低两位，相当于和除以4等。进行求平均信号的输出时，寄存器电路可以得到求平均信号以得到N个第一信号的平均值。时序控制电路可以接收时钟信号，并输出时序控制信号至寄存器电路。则寄存器电路可以根据时钟信号与时序控制信号，驱动求平均信号在正确的时钟下在通路上传输。如此，本实用新型可以对N个求和数据进行求平均，N为非固定数值，即求平均电路的精度可以根据N的数值进行调整，N越大则精度越高。本实施例解决了传统求平均电路求和数据数量固定的问题，通过对N个求和数据取平均，减小了信号抖动造成的数据误差，提高了信号的准确性。

[0041] 下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

[0042] 需要说明，本实用新型实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

[0043] 另外，在本实用新型中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。

[0044] 现有技术中，求平均电路存在求和数据数量固定的问题，如果信号源不稳定，可能导致数据失准。

[0045] 为了解决上述问题，本实用新型提出一种精度可调的求平均电路。

[0046] 在本实用新型一实施例中，如图1所示，该精度可调的求平均电路包括：

[0047] 第一信号输入端，用于输入N个第一信号；

[0048] 第二信号输入端，用于输入时钟信号；

[0049] 寄存器电路10，寄存器电路10与第二信号输入端连接；

[0050] 全加电路20，全加电路20分别与第一信号输入端和第二信号输入端连接；全加电路20用于接收N个第一信号与时钟信号，对N个第一信号进行求和，并输出移位选择信号；

[0051] 移位选择电路30，移位选择电路30的输入端与全加电路20连接；移位选择电路30的输出端与寄存器电路10连接；移位选择电路30用于对移位选择信号进行移位操作，并输出求平均信号至寄存器电路10；

[0052] 时序控制电路40，时序控制电路40的输入端与第二信号输入端连接；时序控制电路40的输出端与寄存器电路10连接；时序控制电路40用于接收时钟信号，并输出时序控制信号至寄存器电路10；

[0053] 寄存器电路10用于在时钟信号与时序控制信号的控制下输出求平均信号。

[0054] 需要说明的是，N可以为2的n次幂，n为大于或者等于0的正整数，第一信号为二进制码信号。

[0055] 本实施例中，全加电路20可以接收N个第一信号与时钟信号，并计算出N个第一信号的和，输出移位选择信号。求和运算时，全加电路20可以对当前时钟周期与前一时钟周期输入的二进制码求和，将输出进位信号作为输入进位信号进行累加。移位选择信号包括了N个第一信号累加得到的和的信息与数值N的信息。除法运算时，移位选择电路30可以对移位选择信号进行n位移位操作，并输出求平均信号至寄存器电路10。具体为，通过舍弃二进制码的低位数实现除法的功能。例如，n为1时，舍弃最低的一位，相当于和除以2；舍弃低两位，相当于和除以4等。进行求平均信号的输出时，寄存器电路10可以得到求平均信号以得到N个第一信号的平均值。时序控制电路40可以接收时钟信号，并输出时序控制信号至寄存器电路10。则寄存器电路10可以根据时钟信号与时序控制信号，驱动求平均信号在正确的时钟下在通路上传输。如此，本实施例可以对N个求和数据进行求平均，N为非固定数值，即求平均电路的精度可以根据N的数值进行调整，N越大则精度越高。本实施例解决了传统求平均电路求和数据数量固定的问题，通过对N个求和数据取平均，减小了信号抖动造成的数据误差，提高了信号的准确性。

[0056] 本实用新型中，全加电路20可以接收N个第一信号与时钟信号，并计算出N个第一信号的和，输出移位选择信号。求和运算时，全加电路20可以对当前时钟周期与前一时钟周期输入的二进制码求和，将输出进位信号作为输入进位信号进行累加。移位选择信号包括了N个第一信号累加得到的和的信息与数值N的信息。除法运算时，移位选择电路30可以对移位选择信号进行n位移位操作，并输出求平均信号至寄存器电路10。具体为，通过舍弃二进制码的低位数实现除法的功能。例如，n为1时，舍弃最低的一位，相当于和除以2；舍弃低两位，相当于和除以4等。进行求平均信号的输出时，寄存器电路10可以得到求平均信号以得到N个第一信号的平均值。时序控制电路40可以接收时钟信号，并输出时序控制信号至寄存器电路10。则寄存器电路10可以根据时钟信号与时序控制信号，驱动求平均信号在正确的时钟下在通路上传输。如此，本实用新型可以对N个求和数据进行求平均，N为非固定数值，即求平均电路的精度可以根据N的数值进行调整，N越大则精度越高。本实施例解决了传统求平均电路求和数据数量固定的问题，通过对N个求和数据取平均，减小了信号抖动造成的数据误差，提高了信号的准确性。

[0057] 进一步地，在本实用新型一实施例中，如图2所示，N为数字1、2、4、8、16、32、64与128的任意一个数字；第一信号为8位二进制码；

[0058] 移位选择电路30包括3‑8选择器；3‑8选择器分别与全加电路20和寄存器电路10连接；3‑8选择器用于对移位选择信号进行M位移位操作以输出求平均信号至寄存器电路10。

[0059] 本实施例中，N为2的M次幂，其中N可以为数字1、2、4、8、16、32、64或者128，M可以为数字0、1、2、3、4、5、6或者7，则移位选择电路30可以采用3‑8选择器。如图2所示，A0～AE为全加电路20输出给3‑8选择器的移位选择信号，B0～B7为移位选择电路30根据A0～AE的输出对应的输出，即可以根据B0～B7对应输出求平均信号，SlectD0～SlectD7分别为对应M数字0～7时3‑8选择器的输出通道，M的数值可以用二进制表示为(S2 S1 S0)。具体地，M为0可以表示为(000)，M为1用二进制可以表示为(001)，直至M为7可以表示为(111)。如此，本实施例中，3‑8选择器可以根据(S2S1 S0)分别选择SlectD0至SlectD0的其中一个通道输出求平均信号。具体地，SlectD0为不舍弃低位的输出通道，SlectD1为舍弃1位低位的输出通道，直至SlectD7为舍弃7位低位的输出通道。

[0060] 进一步地，在本实用新型一实施例中，如图2与图3所示，移位选择信号为15位二进制码；全加电路20包括十五组加法电路21，十五组加法电路21的输出与15位二进制码一一对应；

[0061] 第一组加法电路21包括半加器Half_adder、触发器Trigger、第一输入端、时钟输入端与输出端，第二组至第八组加法电路21包括全加器Adder、触发器Trigger、第一输入端、时钟输入端与输出端，第九组至第十五组加法电路21包括时钟输入端、半加器Half_adder、触发器Trigger与输出端；

[0062] 第一组加法电路21的半加器Half_adder的第一输入端与第一组加法电路21的第一输入端连接；第二组至第八组加法电路21的全加器Adder的第一输入端分别与第二组至第八组加法电路21的第一输入端一一对应连接；本实施例中，加法电路21的半加器Half_adder的第一输入端与全加器Adder的第一输入端对应端口B。

[0063] 第一组加法电路21的半加器Half_adder的进位输出端与第二组加法电路21的全加器Adder的进位输入端连接；第二组加法电路21的全加器Adder的进位输出端与第三组加法电路21的全加器Adder的进位输入端连接，第三组加法电路21的全加器Adder的进位输出端与第四组加法电路21的全加器Adder的进位输入端连接，直至第七组加法电路21的全加器Adder的进位输出端与第八组加法电路21的全加器Adder的进位输入端连接；第八组加法电路21的全加器Adder的进位输出端与第九组加法电路21的半加器Half_adder的进位输入端连接；第九组加法电路21的半加器Half_adder的进位输出端与第十组加法电路21的半加器Half_adder的进位输入端连接，第十组加法电路21的半加器Half_adder的进位输出端与第十一组加法电路21的半加器Half_adder的进位输入端连接，直至第十四组加法电路21的半加器Half_adder的进位输出端与第十五组加法电路21的半加器Half_adder的进位输入端连接；本实施例中，加法电路21的半加器Half_adder的进位输入端与全加器Adder的进位输入端对应端口C；加法电路21的半加器Half_adder的进位输出端与全加器Adder的进位输出端对应端口Co。

[0064] 第一组加法电路21的半加器Half_adder的第一输出端与第一组加法电路21的触发器Trigger的第一输入端连接；第二组至第八组加法电路21的全加器Adder的第一输出端与第二组至第八组加法电路21的触发器Trigger的第一输入端一一对应连接；第九组至第十五组加法电路21的半加器Half_adder的第一输出端与第九组至第十五组加法电路21的触发器Trigger的第一输入端一一对应连接；本实施例中，半加器Half_adder的第一输出端与全加器Adder的第一输出端对应端口So，触发器Trigger的第一输入端对应端口D。

[0065] 第一组加法电路21的触发器Trigger的输出端分别与第一组加法电路21的半加器Half_adder的第二输入端和第一组加法电路21的输出端连接；第二组至第八组加法电路21的触发器Trigger的输出端分别与第二组至第八组加法电路21的全加器Adder的第二输入端和第二组至第八组加法电路21的输出端一一对应连接；第九组至第十五组加法电路21的触发器Trigger的输出端分别与第九组至第十五组加法电路21的半加器Half_adder的第二输入端和第九组至第十五组加法电路21的输出端一一对应连接；本实施例中，触发器Trigger的输出端对应端口Q，半加器Half_adder的第二输入端与全加器Adder的第二输入端对应端口A。

[0066] 第一组至第十五组加法电路21的触发器Trigger的时钟信号输入端均与加法电路21的时钟输入端连接。本实施例中，触发器Trigger的时钟信号输入端对应端口CLK。

[0067] 本实施例中，IN0～IN7为M对应0～7时的输入通道。K0～K7对应8位二进制码的输入，即第一信号的输入，A0～A7为对应M为0时全加电路20的输出，A1～A8对应M为1时全加电路20的输出，直至A7～AE对应M为7时全加电路20的输出。进行求和运算时，每当触发器Trigger经过一个时钟下降沿时，触发器Trigger将上一次求到的和输入到全加器Adder或者半加器Half_adder，并与全加器Adder或者半加器Half_adder的第一输入端以及进位输入端的最新输入的值相加，得到最新的和。

[0068] 本实施例中，加法电路21还可以包括复位信号输入端，第一组至第十五组加法电路21的触发器Trigger的复位信号输入端均与加法电路21的复位信号输入端连接。本实施例中，触发器Trigger的复位信号输入端对应端口res。

[0069] 进一步地，在本实用新型一实施例中，如图2所示，时序控制电路40包括：

[0070] 时钟分频电路Timer，时钟分频电路Timer的输入端连接第二信号输入端；时钟分频电路Timer用于将时钟信号分频为未分频时钟、2分频时钟、4分频时钟、8分频时钟、16分频时钟、32分频时钟、64分频时钟或者128分频时钟的分频时钟信号；

[0071] 时钟选择电路SlectCLK，时钟选择电路SlectCLK的输入端与时钟分频电路Timer的输出端连接；时钟选择电路SlectCLK用于根据分频时钟信号输出时序控制信号。

[0072] 本实施例中，时钟分频电路Timer可以将时钟信号分频为未分频时钟、2分频时钟、4分频时钟、8分频时钟、16分频时钟、32分频时钟、64分频时钟或者128分频时钟的分频时钟信号。时钟选择电路SlectCLK可以根据分频时钟信号输出时序控制信号。例如，M为1时，则(S2 S1 S0)为(0 0 1)，时钟分频电路Timer可以将时钟信号分频为2分频时钟，时钟选择电路SlectCLK可以根据2分频时钟输出2分频的时序控制信号，即可以在2分频时钟的下降0沿，向寄存器电路10写入控制信号。如此，寄存器电路10可以在控制信号下驱动求平均信号在正确的时钟下在通路上传输。

[0073] 进一步地，在本实用新型一实施例中，如图2所示，时钟分频电路Timer包括八个时钟触发器Trigger2；八个时钟触发器Trigger2的输出端分别用于输出未分频时钟、2分频时钟、4分频时钟、8分频时钟、16分频时钟、32分频时钟、64分频时钟与128分频时钟的分频时钟信号；

[0074] 其中，每一时钟触发器Trigger2的反相输出端均与对应时钟触发器Trigger2的第一输入端连接；第一时钟触发器Trigger2的时钟信号输入端与第二信号输入端连接，第一时钟触发器Trigger2的输出端与第二时钟触发器Trigger2的时钟信号输入端连接，第二时钟触发器Trigger2的时钟信号输出端与第三时钟触发器Trigger2的时钟信号输入端连接，直至第七时钟触发器Trigger2的输出端与第八时钟触发器Trigger2的时钟信号输入端连接。本实施例中，时钟触发器Trigger2的反相输出端对应端口Qn。

[0075] 本实施例中，第一时钟触发器Trigger2的输出端可以输出未分频信号。第二时钟触发器Trigger2可以将未分频信号进行二分频，得到2分频信号，则第二时钟触发器Trigger2的输出端可以输出2分频信号。第三时钟触发器Trigger2可以将2分频信号进行二分频，得到4分频信号，则第二时钟触发器Trigger2的输出端可以输出4分频信号。直至第七时钟触发器Trigger2的输出端可以输出128分频信号。其中，T0～T7的输出分别对应M为0～7时的输出。

[0076] 进一步地，在本实用新型一实施例中，如图2所示，精度可调的求平均电路、寄存器电路10、全加电路20与时序控制电路40均包括复位信号输入端；精度可调的求平均电路的复位信号输入端分别连接全加电路20的复位信号输入端、寄存器电路10的复位信号输入端与时序控制电路40的复位信号输入端。

[0077] 本实施例中，在求平均电路工作之前，可以先输入复位信号，复位信号分别输入寄存器电路10、全加电路20与时序控制电路40。其中，复位信号可以将寄存器电路10中的存储数据清零，即将其初始化为初始状态，这样可以确保在开始计算平均值之前，寄存器电路10中的数据是确定的。复位信号可以将全加电路20的状态清零，以确保在开始求平均之前，全加电路20处于初始状态，准备接收新的输入数据进行求和计算。复位信号可以将时序控制电路40初始化到一个确定的状态，以确保在开始计算平均值之前，时序控制电路40能够正确地协调各个电路部件的工作时序。

[0078] 进一步地，在本实用新型一实施例中，如图2所示，精度可调的求平均电路还包括与门电路AND，与门电路AND的输入端分别连接第二信号输入端与时序控制电路40的输出端；与门电路AND的输出端连接寄存器电路10。

[0079] 本实施例中，时钟信号和时序控制信号通过与门电路AND输出给寄存器电路10可以起到控制寄存器电路10写入操作的作用。具体来说，与门电路AND可以用来实现时序控制，确保在特定的时钟周期和特定的时序控制信号条件下，才允许求平均信号被写入到寄存器电路10中。例如，当时钟信号和时序控制信号同时为高电平时，与门电路AND才输出高电平，否则输出低电平。高电平信号可以作为寄存器电路10写入数据的使能信号。这样，在时钟信号的驱动下，只有在时序控制信号满足条件的情况下，数据才会被写入到寄存器电路10中。

[0080] 进一步地，在本实用新型一实施例中，如图2所示，精度可调的求平均电路还包括第一延迟电路Delay1，第一延迟电路Delay1的输入端连接第二信号输入端；第一延迟电路Delay1的输出端连接与门电路AND；第一延迟电路Delay1用于将时钟信号延迟后输出。

[0081] 本实施例中，由于时钟信号经过时序控制电路40输出时序控制信号会有一定的延迟，为了实现在特定的时钟周期才能触发寄存器电路10的写入操作，可以将时钟信号经过第一延迟电路Delay1后再与时序控制信号经过与门电路AND输出给寄存器电路10，可以实现更精细的时序控制。

[0082] 进一步地，在本实用新型一实施例中，如图2所示，精度可调的求平均电路还包括或门电路OR，或门电路OR的输入端分别连接精度可调的求平均电路的复位信号输入端与时序控制电路40的输出端；或门电路OR的输出端分别连接全加电路20的复位信号输入端与时序控制电路40的复位信号输入端。

[0083] 本实施例中，时序控制电路40输出的时钟信号也可以作为复位信号，可以将全加电路20和时序控制电路40中的寄存器清零，避免当前求平均运算的操作对下一次求平均运算造成影响。本实施例中，当复位信号或时钟信号同时为高电平时，或门输出高电平信号，从而触发时序控制电路40和全加电路20的复位操作。如此，本实施例在时序控制电路40完成当前次输出时序控制信号后，可以对时序控制电路40和全加电路20进行复位，以确保全加电路20与时序控制电路40在下一次求平均运算时能够正常工作。

[0084] 进一步地，在本实用新型一实施例中，如图2所示，精度可调的求平均电路还包括第二延迟电路Delay2；第二延迟电路Delay2的输入端连接时序控制电路40的输出端；第二延迟电路Delay2的输出端连接或门电路OR。

[0085] 本实施例中，时序控制电路40输出的时钟信号经过第二延迟电路Delay2后再与复位信号经过或门电路OR输出给全加电路20和时序控制电路40，可以确保时序控制电路40输出的时钟信号的复位不会在当前次的求平均运算时，对全加电路20与时序控制电路40的功能造成影响。

[0086] 以上所述仅为本实用新型的可选实施例，并非因此限制本实用新型的专利范围，凡是在本实用新型的发明构思下，利用本实用新型说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本实用新型的专利保护范围内。