[0001] 本实用新型涉及通信技术领域，尤其涉及一种基于高速锁相环可变配置的硬件信号解调一体化装置。

[0002] 无线信号的数字解调技术是无线电底层通信最核心的技术之一，也是影响无线电底层通信技术指标先进性的关键领域，如传输速率、误码率、吞吐率、真实比特流、有效比特载荷率、宽带、信噪比、抗干扰性能等关键技术指标，无线信号的数字解调技术主要有基于软件信号解调和基于硬件信号解调两种，软件信号解调的特征是灵活性、扩展性好，但解调效率、性能相对弱，高度依赖CPU算力和解调算法效率，硬件解调的的特征是解调效率和性能好，但其灵活性和扩展性较弱，两者底层技术原理基本相同，主要都是基于幅度信号解调、频率信号解调和相位信号解调三种，目前该技术已被广泛应用于各个领域，但用户大多是基于厂商提供的无线收发集成芯片开发上层应用，对于无线通信底层信号链路，如传输速率、误码率、吞吐率、比特流、有效比特载荷率、模拟基带信号、宽带、信噪比、后门bug等真实基带信号传输特征对用户不可见，主要依靠厂商提供的芯片技术手册单方面解读，同时传统的无线信号数字解调技术或产品相对单一，缺乏同时支持幅度信号、频率信号和相位信号解调，且三种基带信号链路底层解调相关参数相对固定，无法针对性灵活更改配置，以便适配不同数字信号解调的应用场景，导致其在信号解调的扩展性、灵活性和信号解调的效率、性能之间无法平衡。因此，亟待提出一种基于高速锁相环可变配置的硬件信号解调一体化装置，解决传统解调装置解调功能单一，以及无法进行解调参数的灵活配置以适应不同数字信号解调场景的技术问题。实用新型内容

[0003] 本实用新型的主要目的是提出一种基于高速锁相环可变配置的硬件信号解调一体化装置，旨在解决传统解调装置解调功能单一，以及无法进行解调参数的灵活配置以适应不同数字信号解调场景的技术问题。

[0004] 为实现上述目的，本实用新型提供一种基于高速锁相环可变配置的硬件信号解调一体化装置，其中，所述基于高速锁相环可变配置的硬件信号解调一体化装置包括：

[0005] 第一解调电路、差分基带信号转换电路和第二解调电路；

[0006] 所述差分基带信号转换电路的电性输入端与外部射频接收末端DAC电路连接，所述差分基带信号转换电路的电性输出端分别与所述第一解调电路和第二解调电路连接；

[0007] 所述第一解调电路用于对基带电压差分信号中的幅度信号进行解调；

[0008] 所述差分基带信号转换电路用于将外部差分基带电流信号转换为差分基带电压信号，并形成两路独立的基带电压差分信号；

[0009] 所述第二解调电路用于对基带电压差分信号中的频率信号和相位信号进行解调。

[0010] 优选方案之一，所述第一解调电路包括第一滤波电路、第一放大电路、第一阻抗匹配电路、信号耦合电路、基带信号整流高速模拟矩阵开关电路和第一基带信号判决比较电路。

[0011] 优选方案之一，所述第一滤波电路包括初级基带信号低通滤波电路和二级基带信号带通滤波电路；所述初级基带信号低通滤波电路包括电阻R3和电容C1；所述电阻R3的一端与差分基带信号转换电路连接，所述电阻R3的另一端分别与电容C1和第一放大电路连接；所述电容C1的另一端接地；

[0012] 所述二级基带信号带通滤波电路包括电阻R6、电阻R7、电容C3和电容C4；所述电阻R6的一端与第一放大电路连接，所述电阻R6的另一端分别与电容C4和电容C3连接，所述电容C3的另一端分别与电阻R7和第一阻抗匹配电路连接；所述电容C4和电阻R7的另一端接地。

[0013] 优选方案之一，所述第一放大电路包括一级基带信号放大电路、二级基带信号放大电路和三级基带信号放大电路；

[0014] 所述一级基带信号放大电路包括放大器U1、电阻R4、电阻R5和电容C2；所述放大器U1的5引脚与第一滤波电路连接，所述放大器U1的6引脚分别与电阻R4、电阻R5和电容C2连接，所述电阻R4的另一端接地，所述放大器U1的7引脚分别与第一滤波电路、电阻R5以及电容C2的另一端连接；

[0015] 所述二级基带信号放大电路包括放大器U3、电阻R9、电阻R10和电容C6；所述放大器U3的5引脚与信号耦合电路连接，所述放大器U3的6引脚分别与电阻R9、电阻R10和电容C6连接，所述电阻R9的另一端接地，所述放大器U3的7引脚分别与基带信号整流高速模拟矩阵开关电路、电容C6和电阻R10的另一端连接；

[0016] 所述三级基带信号放大电路包括放大器U4、电阻R11、电阻R12和电容C8；所述放大器U4的5引脚与基带信号整流高速模拟矩阵开关电路连接，所述放大器U4的6引脚分别与电阻R11、电阻R12和电容C8连接，所述电阻R11的另一端接地，所述放大器U4的7引脚分别与第一基带信号判决比较电路、第一阻抗匹配电路、电容C12和电阻R8的另一端连接。

[0017] 优选方案之一，所述第一阻抗匹配电路包括一级阻抗匹配电路和二级阻抗匹配电路；

[0018] 所述一级阻抗匹配电路包括放大器U2，所述放大器U2的5引脚与第一滤波电路连接，所述放大器U2的7引脚分别与放大器U2的6引脚以及信号耦合电路连接；

[0019] 所述二级阻抗匹配电路包括放大器U6，所述放大器U6的5引脚与第一放大电路连接，所述放大器U6的7引脚分别与放大器U2的6引脚以及外部接收端连接。

[0020] 优选方案之一，所述信号耦合电路包括电容C5和电阻R8；所述电容C5的一端与第一阻抗匹配电路连接，所述电容C5的另一端分别与电阻R8和第一放大电路连接，所述电阻R8的另一端接地。

[0021] 优选方案之一，所述第一基带信号判决比较电路包括比较器U5、电阻R13和电阻R14；所述比较器U15的1引脚与第一放大电路连接，所述比较器U15的2引脚分别与电阻R13和电阻R14连接，所述电阻R13的另一端与DAC外部输入连接，所述电阻R14的另一端与比较器U5的3引脚连接，所述比较器U5的3引脚与外部接收端连接。

[0022] 优选方案之一，所述基带信号整流高速模拟矩阵开关电路包括若干频段基带整流电路，若干所述频段基带整流电路分别与二级基带信号放大电路和三级基带放大电路连接。

[0023] 优选方案之一，所述第二解调电路包括第二滤波电路、第二放大电路、第二阻抗匹配电路、PLL锁相环可变配置模块、第二基带信号判决比较电路。

[0024] 优选方案之一，所述PLL锁相环可变配置模块包括PLL锁相环芯片P1；

[0025] 所述PLL锁相环芯片P1的11、12引脚与压控振荡配置电阻高速模拟矩阵开关电路连接；

[0026] 所述PLL锁相环芯片P1的10引脚与第二滤波电路连接；

[0027] 所述PLL锁相环芯片P1的2、9引脚与低通滤波/整流高速模拟矩阵开关电路连接。

[0028] 本实用新型的上述技术方案中，该基于高速锁相环可变配置的硬件信号解调一体化装置包括：第一解调电路、差分基带信号转换电路和第二解调电路；所述差分基带信号转换电路的电性输入端与外部射频接收末端DAC电路连接，所述差分基带信号转换电路的电性输出端分别与所述第一解调电路和第二解调电路连接；所述第一解调电路用于对基带电压差分信号中的幅度信号进行解调；所述差分基带信号转换电路用于将外部差分基带电流信号转换为差分基带电压信号，并形成两路独立的基带电压差分信号；所述第二解调电路用于对基带电压差分信号中的频率信号和相位信号进行解调。本实用新型解决了传统解调装置解调功能单一，以及无法进行解调参数的灵活配置以适应不同数字信号解调场景的技术问题。

[0029] 在本实用新型中，通过设置第一解调电路和第二解调电路，同时支持幅度信号硬件解调、频率信号硬件解调和相位信号硬件解调三种模式，且不同模式下信号解调参数高度可配置，可实现n‑FSK、n‑ASK、n‑QSK高速信号解调。

[0030] 在本实用新型中，引入差分信号硬件解调，确保幅度信号解调、频率信号解调和相位信号解调能并行同步实时输出，采用两个独立的硬件信号解调通道，有效提升了基带信号解调的实时性和同步性，避免各类噪声干扰，提升了信噪比和基带信号解调的质量。

[0031] 在本实用新型中，通过模块化层级电路处理，解调的基带信号可多样化输出，可对真是基带信号各个指标量化评估、分析，通过后续的电路处理单元，将基带信号还原成指定标准或私有协议报文数据，供用户进一步评估、分析、渗透测试。

[0053] 下面将结合本实用新型实施方式中的附图，对本实用新型实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本实用新型的一部分实施方式，而不是全部的实施方式。基于本实用新型中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本实用新型保护的范围。

[0054] 需要说明，本实用新型实施方式中所有方向性指示(诸如上、下……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

[0055] 另外，在本实用新型中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。

[0056] 并且，本实用新型各个实施方式之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。

[0057] 参见图1‑图19，根据本实用新型的一方面，本实用新型提供一种基于高速锁相环可变配置的硬件信号解调一体化装置，其中，所述基于高速锁相环可变配置的硬件信号解调一体化装置包括：第一解调电路、差分基带信号转换电路和第二解调电路；

[0058] 所述差分基带信号转换电路的电性输入端与外部射频接收末端DAC电路连接，所述差分基带信号转换电路的电性输出端分别与所述第一解调电路和第二解调电路连接；

[0059] 所述第一解调电路用于对基带电压差分信号中的幅度信号进行解调；

[0060] 所述差分基带信号转换电路用于将外部差分基带电流信号转换为差分基带电压信号，并形成两路独立的基带电压差分信号；

[0061] 所述第二解调电路用于对基带电压差分信号中的频率信号和相位信号进行解调。

[0062] 具体地，在本实施例中，所述差分基带信号转换电路包括电阻R1和电阻R2；所述电阻R1的一端分别与外部射频接收末端DAC电路和第一滤波电路的初级基带信号低通滤波电路连接，所述电阻R1的另一端接地；所述电阻R2的一端与外部射频接收末端DAC电路和第二滤波电路的初级基带信号低通滤波电路连接，所述电阻R2的另一端接地；所述差分基带信号转换电路外接外部射频接收末端DAC电路，通过两个低感抗、高稳定性金属膜精密电阻将外部差分基带电流信号Ia1和Ia2转换为差分基带电压信号Va1和Va2，形成两路独立的基带电压差分信号，Va1输出给第一解调电路，Va2输出给第二解调电路，在确保两路基带信号相互隔离且可同步并行解调输出的同时，还可有效避免外部噪声的干扰和串扰，进一步提升原始基带信号信噪比和基带信号解调的质量，从而确保该装置硬件基带幅度信号解调、频率信号解调和相位信号解调的实时性、准确性、稳定性和同步性。

[0063] 具体地，在本实施例中，所述第一解调电路包括第一滤波电路、第一放大电路、第一阻抗匹配电路、信号耦合电路、基带信号整流高速模拟矩阵开关电路和第一基带信号判决比较电路。

[0064] 具体地，在本实施例中，所述第一滤波电路包括初级基带信号低通滤波电路和二级基带信号带通滤波电路；

[0065] 所述初级基带信号低通滤波电路分别与差分基带信号转换电路和一级基带信号放大电路连接；所述初级基带信号低通滤波电路包括电阻R3和电容C1；所述电阻R3的一端与差分基带信号转换电路连接，所述电阻R3的另一端分别与电容C1和一级基带信号放大电路连接；所述电容C1的另一端接地；所述初级基带信号低通滤波电路采用一阶RC无源低通滤波电路，根据实际应用场景和所处电磁复杂环境，也可采用二阶有源低通滤波电路替代，其幅频衰减特性更好，对原始基带信号初级滤波，该电路分别独立工作于第一解调电路和第二解调电路内部，其前级分别对接差分基带信号转换电路的差分基带电压信号Va1和Va2，作为该电路的输入信号，原始基带信号的最大频率为fbmax，一阶RC无源低通滤波电路的截止频率设计值为fL≥2fbmax≈1/2πR3C1，其输出信号分别输出给第一解调电路的一级基带信号放大电路和第二解调电路的一级基带信号放大电路；

[0066] 所述二级基带信号带通滤波电路分别与一级基带信号放大电路和一级阻抗匹配电路连接；所述二级基带信号带通滤波电路包括电阻R6、电阻R7、电容C3和电容C4；所述电阻R6的一端与一级基带信号放大电路连接，所述电阻R6的另一端分别与电容C4和电容C3连接，所述电容C3的另一端分别与电阻R7和一级阻抗匹配电路连接；所述电容C4和电阻R7的另一端接地；所述二级基带信号带通滤波电路采用二阶RC无源带通滤波电路，根据实际应用场景和所处电磁复杂环境，也可采用二阶有源带通滤波电路替代，其幅频衰减特性更好，主要用于对原始基带信号进行二级带通滤波，原始基带信号的最大频率为fbmax，最小频率为fbmin，该二阶RC无源低通滤波电路的截止频率设计值为fL≥2fbmax≈1/2πR6C4，fH≈2fbmin＝1/2πC3R7，其输出信号输出值下一级电路。

[0067] 具体地，在本实施例中，所述第一放大电路包括一级基带信号放大电路、二级基带信号放大电路和三级基带信号放大电路；

[0068] 所述一级基带信号放大电路分别与初级基带信号低通滤波电路和二级基带信号带通滤波电路连接；所述一级基带信号放大电路包括放大器U1、电阻R4、电阻R5和电容C2；所述放大器U1的5引脚与第一滤波电路连接，所述放大器U1的6引脚分别与电阻R4、电阻R5和电容C2连接，所述电阻R4的另一端接地，所述放大器U1的7引脚分别与第一滤波电路、电阻R5以及电容C2的另一端连接；所述一级基带信号放大电路将独立的差分基带电压信号进行初级放大，采用精密同相比例放大电路，其工作带宽BW＞10*fbmax，放大倍数Au≈1+R5/R4，所述第二解调电路内也同样设置有一级基带信号放大电路，工作于第一解调电路内部的放大倍数Au与第二解调电路内部放大倍数Au值不同，以便分别适配各自后级解调电路模块单元；

[0069] 所述二级基带信号放大电路分别与乘法器和基带信号整流高速模拟矩阵开关电路连接；所述二级基带信号放大电路包括放大器U3、电阻R9、电阻R10和电容C6；所述放大器U3的5引脚与乘法器连接，所述放大器U3的6引脚分别与电阻R9、电阻R10和电容C6连接，所述电阻R9的另一端接地，所述放大器U3的7引脚分别与基带信号整流高速模拟矩阵开关电路、电容C6和电阻R10的另一端连接；所述二级基带信号放大电路采用精密同相比例放大电路，其工作宽带BW＞10*fbmax，将乘法器处理过的基带电压信号进行二次放大，放大倍数Au≈1+R10/R9，输出的信号分别提供给后级的基带信号整流高速模拟矩阵开关电路；

[0070] 所述三级基带信号放大电路分别与基带信号整流高速模拟矩阵开关电路、第一基带信号判决比较电路和二级阻抗匹配电路连接；所述三级基带信号放大电路包括放大器U4、电阻R11、电阻R12和电容C8；所述放大器U4的5引脚与基带信号整流高速模拟矩阵开关电路连接，所述放大器U4的6引脚分别与电阻R11、电阻R12和电容C8连接，所述电阻R11的另一端接地，所述放大器U4的7引脚分别与第一基带信号判决比较电路、二级阻抗匹配电路、电容C12和电阻R8的另一端连接；所述三级基带信号放大电路采用精密同相比例放大电路，其工作宽带BW＞10*fbmax，将整流过的基带电压信号进行三次放大处理，放大倍数Au≈1+R12/R11，输出的信号分别提供给后级的第一基带信号判决比较电路和二级阻抗匹配电路。

[0071] 具体地，在本实施例中，所述第一阻抗匹配电路包括一级阻抗匹配电路和二级阻抗匹配电路；

[0072] 所述一级阻抗匹配电路分别与二级基带信号带通滤波电路和信号耦合电路连接；所述一级阻抗匹配电路包括放大器U2，所述放大器U2的5引脚与二级基带信号带通滤波电路连接，所述放大器U2的7引脚分别与放大器U2的6引脚以及信号耦合电路连接；所述一级阻抗匹配电路用于实现前后级电路阻抗变换匹配，确保原始基带信号的质量不被干扰和衰减，其工作带宽BW＞10*fbmax；

[0073] 所述二级阻抗匹配电路分别与三级基带信号放大电路和外部接收端连接；所述二级阻抗匹配电路包括放大器U6，所述放大器U6的5引脚与三级基带信号放大电路连接，所述放大器U6的7引脚分别与放大器U2的6引脚以及外部接收端连接；所述二级阻抗匹配电路用于实现前后级电路阻抗变换匹配，提供基带信号幅度解调的辅助输出，从而确保基带信号的质量不被干扰和衰减，其工作宽带BW＞10*fbmax，DEMOD_OUT_ASK2为幅度基带信号解调判决辅助输出信号，供外部MCU/CPU/ADC模块计算分析，以便针对多制式n‑ASK(n＞2)数字信号解调提供辅助输入。

[0074] 具体地，在本实施例中，所述信号耦合电路包括电容C5和电阻R8；所述电容C5的一端与一级阻抗匹配电路连接，所述电容C5的另一端分别与电阻R8和乘法器连接，所述电阻R8的另一端接地；所述信号耦合电路用于将前级的直流基带信号耦合输出成AC交流基带信号，并确保该交流信号幅值在一定范围内，以便对接后级乘法器。

[0075] 具体地，所述第一解调电路还包括乘法器，所述乘法器MUL的一端与信号耦合电路，所述乘法器MUL的另一端与二级基带信号放大电路连接，所述乘法器用于将前级的交流基带信号倍频成直流基带信号，有效提升基带信号的宽带速率比，基带信号硬件幅度解调速率、解调效率等关键技术指标，输出信号提供给后级二级基带信号放大电路。

[0076] 具体地，在本实施例中，所述第一基带信号判决比较电路分别与三级基带信号放大电路和DAC外部输入连接；所述第一基带信号判决比较电路包括比较器U5、电阻R13和电阻R14；所述比较器U15的1引脚与三级基带信号放大电路，所述比较器U15的2引脚分别与电阻R13和电阻R14连接，所述电阻R13的另一端与DAC外部输入连接，所述电阻R14的另一端与比较器U5的3引脚连接，所述比较器U5的3引脚与外部接收端连接；所述第一基带信号判决比较电路用于对基带信号实现幅度解调判决输出，基于高速迟滞比较器设计，VTH≈[(R13+R14)/R14]*VREF_CMP1；

[0077] VTL≈[(R13+R14)/R14]*VREF_CMP1‑(R13/R14)*VDD，迟滞电压范围：VHYS≈VTH‑VTL≈(R13/R14)*VDD，VDD为工作电源电压，所述第一基带信号判决比较电路可有效提升基带信号判决的抗干扰性和稳定性，VREF_CMP1为该电路的参考比较电压信号，可由外部软件实时控制，针对不同的AM调制指数和调制方式的基带信号解调针对性配置其输出，极大地提升了在不同幅度信号解调应用场景下的扩展性、兼容性、适配性，DEMOD_OUT_ASK1为幅度基带数字信号解调输出信号，供外部MCU/CPU计算分析。

[0078] 具体地，在本实施例中，所述DAC外部输入为外部DAC模块电路驱动提供直流参考比较电压信号VREF_CMP1、VREF_CMP2，提供给基带信号判决比较电路，根据不同基带信号解调类型和解调参数，通过外围DAC模块驱动灵活配置VREF_CMP1、VREF_CMP2的输出大小，为n‑FSK、n‑ASK、n‑QSK(n≥2)高速信号解调提供辅助判决输入。

[0079] 具体地，在本实施例中，所述基带信号整流高速模拟矩阵开关电路包括若干频段基带整流电路，若干所述频段基带整流电路分别与二级基带信号放大电路和三级基带放大电路连接；所述基带信号整流高速模拟矩阵开关电路独立工作在第一解调电路的内部，用于根据不同频段、不同宽带、不同速率的原始基带信号，针对性选择内部基带信号整流高速模拟矩阵开关电路的不同频段的基带整流电路，也即有针对性的选择不同通道，有效提升射频前端的宽带配置、基带信号通信速率、信噪比、噪声输入、宽带速率比等关键指标，也确保了不同基带信号解调应用场景下的灵活性、适配性、扩展性，输入信号ASK_CH_SEL_A、ASK_CH_SEL_B、ASK_CH_SEL_为基带信号整流高速模拟矩阵开关通道控制信号，由外部MCU/CPU模块进行控制，可在不同通道之间进行灵活切换，实际通道数量可根据基带信号具体应用场景进行减少或增加，在本实用新型中，所述基带信号整流高速模拟矩阵开关电路设有8个频段基带整流电路，也即设有8个通道，每个通道的基带信号整流截止频率为：fch1≈1/2πR111C7，fch2≈1/2πR211C7，fch3≈1/2πR311C7，fch4≈1/2πR411C7，fch5≈1/2πR511C7，fch6≈1/2πR611C7，fch7≈1/2πR711C7，fch8≈1/2πR811C7，分别对应解调不同基带信号的宽带、频率和速率。

[0080] 具体地，在本实施例中，所述第二解调电路包括第二滤波电路、第二放大电路、第二阻抗匹配电路、PLL锁相环可变配置模块、第二基带信号判决比较电路。

[0081] 具体地，在本实施例中，所述第二滤波电路包括初级基带信号低通滤波电路、二级基带信号带通滤波电路、三级基带信号低通滤波电路；所述初级基带信号低通滤波电路分别与差分基带信号转换电路和一级基带信号放大电路连接；所述二级基带信号带通滤波电路分别与一级基带信号放大电路和一级阻抗匹配电路连接，所述三级基带信号低通滤波电路分别与PLL锁相环可变配置模块、二级阻抗匹配电路和第二基带信号判决比较电路连接；所述第二滤波电路的初级基带信号低通滤波电路和二级基带信号带通滤波电路与第一滤波电路所设置的初级基带信号低通滤波电路和二级基带信号带通滤波电路结构相同，本实用新型不再进行赘述；所述三级基带信号低通滤波电路包括电阻R15和电容C9，所述电阻R15的一端与PLL锁相环可变配置模块连接，所述电阻R15的另一端分别与电容C9和二级阻抗匹配电路和第二基带信号判决比较电路连接，所述电容C9的另一端接地；所述三级基带信号低通滤波电路采用一阶RC无源低通滤波电路，根据实际应用场景和所处电磁复杂环境，也可采用二阶有源低通滤波电路替代，其幅频衰减特性更好，原始基带信号的醉倒频率为fbmax，该一阶RC无源低通滤波电路的截止频率设计值为fL≥2fbmax≈1/2πR15C9，其输出信号输出给后级电路。

[0082] 具体地，在本实施例中，所述第二放大电路包括一级基带信号放大电路，所述一级基带信号放大电路分别与低通滤波电路和二级基带信号带通滤波电路连接；所述一级基带信号放大电路与第一放大电路所设置的一级基带信号放大电路的结构相同，本实用新型不再进行赘述。

[0083] 具体地，在本实施例中，所述第二阻抗匹配电路包括一级阻抗匹配电路和二级阻抗匹配电路，所述一级阻抗匹配电路分别与二级基带信号带通滤波电路和PLL锁相环可变配置模块连接，所述二级阻抗匹配电路分别与三级基带信号低通滤波电路和外部接收端连接；所述第二阻抗匹配电路的一级阻抗匹配电路和二级阻抗匹配电路与第一阻抗匹配电路所设置的一级阻抗匹配电路和二级阻抗匹配电路结构相同，本实用新型不再进行赘述；所述第二阻抗匹配电路的二级阻抗匹配电路工作在第二解调电路的内部，用于实现前后级电路阻抗变换匹配，满足对基带信号实现频率和相位解调的辅助输出，从而确保基带信号的质量不被干扰和衰减，其工作带宽BW＞10*fbmax，其前级对接三级基带信号低通滤波电路的输出端，作为该电路的输入信号，DEMOD_OUT_PFSK2为频率、相位基带信号解调辅助输出信号，如相位锁定状态、基带频率大小，供外部MCU/CPU/ADC模块计算分析，以便针对n‑FSK、n‑PSK(n>2)信号解调提供辅助输出。

[0084] 具体地，在本实施例中，所述第二基带信号判决比较电路包括比较器U8，所述比较器U8的1引脚与DAC外部输入连接，所述比较器U8的2引脚分别与电阻R16和电阻R17连接，所述电阻R16的另一端与三级基带信号低通滤波电路连接，所述电阻R17的另一端与比较器U8的3引脚连接，所述比较器U8的3引脚与外部接收端连接；所述第二基带信号判决比较电路用于对基带信号实现频率和相位信号解调输出，基于高速迟滞比较器设计，VTH≈[(R16+R17)/R17]*VREF_CMP1；

[0085] VTL≈[(R16+R17)/R17]*VREF_CMP1‑(R16/R17)*VDD，迟滞电压范围：VHYS≈VTH‑VTL≈(R13/R14)*VDD，VDD为工作电源电压，所述第二基带信号判决比较电路可有效提升基带信号判决的抗干扰性和稳定性，VREF_CMP2为该电路的参考比较电压信号，可由外部软件实时控制，针对不同的FM、PM基带信号解调，针对性配置其输出，提升了不同幅度信号解调应用场景下的扩展性、兼容性、适配性，DEMOD_OUT_ASK1为幅度基带数字信号解调输出信号，供外部MCU/CPU计算分析。

[0086] 具体地，在本实施例中，所述PLL锁相环可变配置模块分别与第二阻抗匹配电路的一级阻抗匹配电路以及第二滤波电路的三级基带信号低通滤波电路连接；所述PLL锁相环可变配置模块包括PLL锁相环芯片P1；所述PLL锁相环芯片P1的11、12引脚与压控振荡配置电阻高速模拟矩阵开关电路连接；所述PLL锁相环芯片P1的10引脚与第二滤波电路连接；所述PLL锁相环芯片P1的2、9引脚与低通滤波/整流高速模拟矩阵开关电路连接；所述PLL锁相环芯片P1为集成鉴相器、压控振荡器和射极跟随器的一体芯片，所述低通滤波/整流高速模拟矩阵开关电路包括若干不同频率的低通滤波电路；所述PLL锁相环可变配置模块基于集成锁相环芯片设计，用于对基带信号实现频率和相位信号的解调，基于高速硬件锁相环信号自动跟踪技术设计，同时集成低通滤波/整流高速模拟矩阵开关电路和压控振荡配置电阻高速模拟矩阵开关电路，通过外部软件实时选择不同的锁相环配置通道，主要对锁相环内部的压控振荡器技术参数、鉴相器输出信号的低通滤波器技术参数进行动态调节配置，以便适配不同属性基带信号的频率和相位硬件解调，有效提升频率和相位硬件解调的扩展性、灵活性和适配性，SIG_IN为鉴相器输入信号，VCO_OUT为压控振荡器的输出信号，同时也是鉴相器的比较输入信号CMP_IN，PFSK_CH_SEL_A、PFSK_CH_SEL_B、PFSK_CH_SEL_C为不同的锁相环配置通道控制信号，DEM_OUT为锁相环的初级解调输出信号，供后级电路模块进一步使用。

[0087] 具体地，在本实施例中，所述基于高速锁相环可变配置的硬件信号解调一体化装置还包括电源模块单元，所述电源模块为整个装置提供合适的工作电源，外部输入+5V电源供电，输出+5V和‑5V两种电压，+5V输入给本装置各个电路模块单元供电，‑5V输入给第一解调电路内部的乘法器和本装置的一级基带信号放大电路和二级基带信号放大电路供电。

[0088] 具体地，在本实施例，所述基于高速锁相环可变配置的硬件信号解调一体化装置，基于PLL高速硬件锁相环动态配置、硬件信号解调、软件定义无线电三重核心设计理念，同时集成了基于硬件的基带幅度信号解调、频率信号解调、相位信号解调三种，并可根据不同信号解调的应用场景，可通过软件灵活定义信号链路底层不同信号解调模式下的相关参数，通过模块化层级电路处理后，可同时满足信号解调扩展性、灵活性和信号解调效率、性能的双重提升，还可将真实的无线链路底层基带信号还原出来，提供了对无线信号底层信号链路，如传输速率、误码率、吞吐率、比特流、有效比特载荷率、模拟基带信号、带宽、信噪比、载波信号、后门bug等真实基带信号的各个指标量化评估、分析的能力，通过后端高速MCU/CPU/FIFO/AD等模块单元处理后，可将基带信号还原成指定标准或私有协议报文数据，供用户进一步评估、分析、渗透测试之用。

[0089] 以上仅为本实用新型的优选实施例，并非因此限制本实用新型的专利范围，凡是在本实用新型的实用新型构思下，利用本实用新型说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本实用新型的专利保护范围。