[0001] 本实用新型涉及半导体技术领域，特别是涉及一种比特单元和数据解析单元。

[0002] 在任何新的工艺上，开发存储器的比特单元是最前期也是最重要的工作之一，只有这样才能使得此工艺具有数据存储的能力。在各种不同比特单元中，高密度比特单元是最重要的，比如在高度集成的芯片中，占了整个芯片面积的30％～60％左右的高密度比特单元可以直接影响芯片的性能。

[0003] 目前，现有技术中有一种比特单元，在实际运行过程中，其自身存在较高的漏电流，从而对自身的运行造成影响。实用新型内容

[0004] 有鉴于此，本实用新型提供了一种比特单元和数据解析单元，以减少在实际运行过程中，比特单元自身漏电流对自身运行所造成的影响。

[0005] 为实现上述目的，本实用新型实施例提供如下技术方案：

[0006] 本申请一方面提供一种比特单元，包括：开关模块和两个反向器；其中：

[0007] 两个所述反向器首尾相连，组成闩锁结构，所述闩锁结构通过所述开关模块与数据传输线建立连接；所述开关模块受控于字线；

[0008] 所述反向器和所述开关模块均包括MOS管，至少一个MOS管为FDSOI‑MOS管。

[0009] 可选的，所述FDSOI‑MOS管，还设置有：体偏压连接极；所述体偏压连接极与电压产生器相连。

[0010] 可选的，所述体偏压连接极接收到正电压或负电压，以形成正向偏压或者反向偏压。

[0011] 可选的，若所述数据传输线为：位线，则所述开关模块，包括：第一MOS管：其中：

[0012] 所述第一MOS管为NMOS管；

[0013] 所述第一MOS管的栅极与所述字线相连，所述第一MOS管的源极与所述闩锁结构的任一连接点相连，所述第一MOS管的漏极与所述位线相连。

[0014] 可选的，所述反向器，包括：第二MOS管和第三MOS管；其中：

[0015] 所述第二MOS管为PMOS管，所述第三MOS管为NMOS管；

[0016] 所述第二MOS管和所述第三MOS管共栅极连接，连接点作为所述反向器的输入端；

[0017] 所述第二MOS管和所述第三MOS管共漏极连接，连接点作为所述反向器的输出端；

[0018] 所述第二MOS管的源极与工作电源相连，所述第三MOS管的源极与公共地相连。

[0019] 本申请另一方面提供一种数据解析单元，包括：数据解析模块和如本申请上一方面任一项所述的比特单元；其中：

[0020] 所述数据解析模块的输入端与所述比特单元中的数据传输线相连，所述数据解析模块的输出端输出所述比特单元的保存数据；所述保存数据是对所述数据传输线的电压进行解析得到的。

[0021] 可选的，若所述比特单元的数据传输线为：位线，则所述数据解析模块的一个输入端接收基准电压、另一个输入端与所述位线相连；所述基准电压为所述比特单元的额定电压的一半。

[0022] 可选的，所述数据解析模块为感测放大器；其中：

[0023] 所述感测放大器的输入端作为所述数据解析模块的输入端、输出端作为所述数据解析模块的输出端。

[0024] 由上述技术方案可知，本申请提供一种比特单元，包括开关模块和两个反向器。在该比特单元中，两个反向器首尾相连构成闩锁结构、闩锁结构通过开关模块与数据传输线建立连接、开关模块受控于字线，从而可以实现数据的写入和读取；另外，由于反向器和开关模块均包括MOS管，并且有至少一个MOS管为FDSOI‑MOS管，所以使得该比特单元在实际运行过程中的漏电流得到减少，从而降低了漏电流对自身运行造成的影响；还有，采用FDSOI‑MOS管后，由于FDSOI‑MOS管具有极小的阈值电压的变化性，即具有更好的阈值电压的均匀性，进而有利于与该比特单元相对应的数字集成电路的时序收敛。

[0032] 下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

[0033] 在本申请中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

[0034] 为了减少在实际运行过程中，比特单元自身漏电流对自身运行所造成的影响，本申请实施例提供一种比特单元，可参见图1中的点划线框，具体包括：开关模块01和两个反向器02。

[0035] 两个反向器02首尾相连，构成闩锁结构，即互相输出互相输入的关系，所以即使在没有外界输入的情况下，原先的数据，比如0或1，也可以一直保持，即可用于保存数据。

[0036] 该闩锁结构通过开关模块01与数据传输线建立连接，开关模块01的控制端与字线WL相连，从而可以将数据写入到闩锁结构中，或者，从闩锁结构中读取。

[0037] 并且，反向器02和开关模块01均包括MOS管，在现有技术中，反向器02和开关模块01中的全部MOS管均为体硅MOS管，体硅MOS管的内部结构如图2所示(图中仅以NMOS管为例进行展示)：

[0038] 若在栅极G和源极S之间施加正向电压VGS，即VGS＞0，则会在栅极G与P型硅衬底之间的SiO2绝缘层中，产生一个由栅极G指向P型硅衬底的电场；但是由于SiO2绝缘层的绝缘效果，所以在栅极G施加的正向电压VGS无法形成电流，因此便会在SiO2绝缘层两边形成一个电容，即VGS等效为电容充电，与此同时也会形成一个电场；随着正向电压VGS逐渐升高，受栅极G正向电压VGS的吸引，在这个电容的另一边会聚集大量的电子，从而形成一个从漏极D到源极S的N型电沟道；当栅极G正向电压VGS大于NMOS管的开启电压时，N沟道开始导通，形成漏极电流。

[0039] 而在本申请中，反向器02和开关模块01中的MOS管，至少一个为FDSOI‑MOS管，FDSOI‑MOS管的内部结构如图3所示(图中仅以NMOS管为例进行展示)：

[0040] 对比图3和图2可知，FDSOI‑MOS管相较于体硅MOS管而言，多设置有一层超薄埋入氧化层10，从而使得FDSOI‑MOS管的漏电大幅减少，即FDSOI‑MOS管输出的电平值更加稳定；此外，FDSOI‑MOS管的源极S与漏极D之间的沟道没有任何掺杂，即沟道是全耗尽区，所以在这种情况下，FDSOI‑MOS管相较于体硅MOS晶体管具有极小的阈值电压的变化性，即具有更好的阈值电压的均匀性。

[0041] 因此，本申请提供的比特单元使得自身在实际运行过程中的漏电流得到减少，进而降低了漏电流对自身运行造成的影响。并且，由于FDSOI‑MOS具有更好的阈值电压的均匀性，所以有利于与该比特单元相对应的数字集成电路的时序收敛。

[0042] 另外，可参见图4，FDSOI‑MOS管还设置有体偏压连接极VB，其与电压产生器相连；具体而言，体偏压连接极VB可以与正电压或者负电压相连，以形成FBB(Forward Body Bias，正向偏压)和RBB(Reverse Body Bias，反向偏压)；当FDSOI‑MOS管为NMOS管时，若体偏压连接极VB接收正电压，则形成正向偏压，若体偏压连接极VB接收负电压，则形成反向偏压；当FDSOI‑MOS管为PMOS管时，若体偏压连接极VB接收负电压，则形成正向偏压，若体偏压连接极VB接收正电压，则形成反向偏压。

[0043] 并且，FDSOI‑MOS管可以依照使用情况，动态调整体偏压，即：运用FBB可以实现自身开关速度的加速，运用RBB可以减少自身的漏电流；由此可推出，采用FDSOI‑MOS管的比特单元也同样具有上述优点，此处不再赘述。

[0044] 需要说明的是，比特单元包括的FDSOI‑MOS管的个数越多，越能体现出FDSOI‑MOS管的优势，此处不对比特单元中FDSOI‑MOS管的个数进行限定，可视具体情况而定，均在本申请的保护范围内。

[0045] 本申请另一实施例提供比特单元的一种实施方式，适用于自身内的数据传输线为位线BL的情况，其具体结构如图5所示，在该实施方式中，开关模块01，包括：第一MOS管T1，两个反向器02均包括：第二MOS管T2和第三MOS管T3；由于该比特单元的实施方式共包括五个MOS管，因此也被称为5T比特单元。

[0046] 在该实施方式的开关模块01中，第一MOS管T1的栅极与字线WL相连；第一MOS管T1的源极与闩锁结构的任一连接点相连，第一MOS管的漏极与位线BL相连。

[0047] 其中，第一MOS管T1为NMOS管，在实际应用中，包括但不限于上述实施方式，此处不做具体限定，可视具体情况而定，均在本申请的保护范围内。

[0048] 在该实施方式的各个反向器02中，第二MOS管T2为PMOS管，第三MOS管T3为NMOS管，第二MOS管T2和第三MOS管T3共栅极连接，连接点作为相应反向器02的输入端；第二MOS管T2和第三MOS管T3共漏极连接，连接点作为相应反向器02的输出端；第二MOS管T2的源极与工作电源VDD相连，第三MOS管T3的源极与公共地VSS相连。

[0049] 需要说明的是，在该5T比特单元中，五个MOS均为FDSOI‑MOS管，其中，图5中第一MOS管T1、第二MOS管T2和第三MOS管T3中的VB即为FDSOI‑MOS管的体偏压连接极。

[0050] 以此5T比特单元为例，其写入过程为：

[0051] 字线WL被选中，即字线WL被置为高电平，从而使得第一MOS管T1导通；在第一MOS管T1导通后，通过将新数据，比如0或1，放在位线BL上，即将位线BL置为低电平或者高电平，即可经由第一MOS管T1将新数据导入两个反向器02所构成的闩锁结构中，进而实现储存新数据的目的。

[0052] 读取过程为：

[0053] 在第一MOS管T1导通前，先将位线BL充电到高电平，然后释放位线BL，使位线BL处于浮接或者微弱上拉状态；此时，通过字线WL控制第一MOS管T1导通，若原来存储在闩锁结构中的数据为1，即闩锁结构与第一MOS管T1的连接点为高电平，则位线BL仍保持在高电平；若原来存储在闩锁结构中的数据为0，即闩锁结构与第一MOS管T1的连接点为低电平，则位线BL上的部分电荷会经由第一MOS管T1释放，从而导致位线BL的电位下降，即介于高电平和低电平之间，通常此时位线BL的电位一般都会低于高低电平之差的一半，但是不会等于低电平。

[0054] 其中，由于在该5T比特单元中，反向器02中两个MOS管分别与工作电源VDD和公共地VSS相连，所以，高电平等于工作电源VDD的电压值，低电平等于公共地VSS的电压值，因此，高低电平之差的一半即为比特单元的额定电压的一半。

[0055] 需要说明的是，该5T比特单元中的MOS管均为FDSOI‑MOS管，从而可以降低自身在运行过程中的漏电流，进而也可以降低漏电流对自身运行造成的影响；并且，由于FDSOI‑MOS管具有更好的阈值电压的均匀性，所以有利于与该5T比特单元相对应的数字集成电路的时序收敛；另外，FDSOI‑MOS管具有体偏压连接极VB，该体偏压连接极VB可以依照N型与P型MOS管的不同，与公共地VSS或者工作电源VDD相连，如此该5T比特单元还可以动态调整各MOS管的体偏压，即可以有效加速运行速度或者降低漏电流。

[0056] 上述仅为比特单元的一种实施方式，在实际应用中，包括但不限于上述实施方式，此处不做具体限定，可视具体情况而定，均在本申请的保护范围内。

[0057] 本申请另一实施例提供一种数据解析单元，其具体结构如图6所示，包括：数据解析模块03和上述实施例提供的比特单元。

[0058] 数据解析模块03的输入端与比特单元中的数据传输线相连，数据解析模块03的输出端作为数据解析单元的输出端；数据解析模块03对数据传输线的电压进行解析后，即可得到比特单元中保存的数据。

[0059] 若数据传输线为位线BL，则数据解析模块03的具体连接关系为：其一个输入端接收基准电压，其另一输入端与位线BL相连，其输出端作为数据解析单元的输出端。

[0060] 在本实施例中，数据解析模块03可以为感测放大器04，其中，感测放大器04的输入端作为数据解析模块03的输入端、输出端作为数据解析模块03的输出端；若数据传输线为位线BL，则感测放大器04的同相输入端与位线BL相连、反相输入端接收基准电压、输出端作为数据解析单元的输出端；其中，基准电压为比特单元的额定电压的一半。

[0061] 以感测放大器04为例，其数据解析的过程为：

[0062] 在完成数据读取过程后，若感测放大器04的同相输入端的电压大于自身的反相输入端的电压，即位线BL的电压大于基准电压，则可判定比特单元的存储数据为1；若感测放大器04的同相输入端的电压小于等于自身的反相输入端的电压，即位线BL的电压小于等于基准电压，则可判定存储数据为0。

[0063] 上述仅为数据解析模块03的一种优选实施方式，在实际应用中，包括但不限于此实施方式，可视具体情况而定，均在本申请的保护范围内。

[0064] 对所公开的实施例的上述说明，本说明书中各实施例中记载的特征可以相互替换或者组合，使本领域专业技术人员能够实现或使用本申请。以上所述，仅是本实用新型的较佳实施例而已，并非对本实用新型作任何形式上的限制。虽然本实用新型已以较佳实施例揭露如上，然而并非用以限定本实用新型。任何熟悉本领域的技术人员，在不脱离本实用新型技术方案范围情况下，都可利用上述揭示的方法和技术内容对本实用新型技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本实用新型技术方案保护的范围内。