[0001] 本实用新型涉及电子电路技术领域，尤其涉及一种压缩器。

[0002] 压缩器用于将多个输入压缩为少量的输出，以减少数据量，常见的压缩器包括3:2压缩器、4:2压缩器等。压缩器能够用于编解码电路，是芯片或者微处理器的重要组成部分，因此，降低压缩器的功耗具有重要的意义。

[0003] 一般情况下，压缩器会采用多个MOS管，MOS管的源端会连接到电源VCC或者接地，MOS管的栅极会接入本位的求和信号或者低位的进位信号。但是这种结构的压缩器的功耗较高。

[0004] 因此，现有技术亟需解决的技术问题是提供另一种功耗较低的压缩器。实用新型内容

[0005] 本实用新型的实施例提供了一种压缩器，以克服上述的压缩器功耗较高的问题。

[0006] 一方面，为达到上述目的，本实用新型的实施例提供了一种压缩器，包括：至少两个级联的全加器、输出级电路，所述全加器包括本位求和输出端、进位输出端以及三个输入端；第i级全加器与第i+1级全加器级联时，第i级全加器的本位求和输出端与第i+1级全加器的一输入端连接，第i+1级全加器的另两个输入端输入求和信号；第j级全加器的本位求和输出端和进位输出端作为所述压缩器的输出端，与所述输出级电路连接，输出具有驱动能力的压缩信号，其中，i、j为正整数，i≠j；所述全加器包括：第一异或电路、第二异或电路、进位电路；所述第一异或电路包括两组比较电路，第一组比较电路在第一输入端接入的信号不等于第二输入端接入的信号时，输出高电平，第二组比较电路在第一输入端接入的信号的反向信号不等于第二输入端的信号时，输出高电平；所述比较电路包括第一MOS管和第二MOS管，所述第一MOS管的栅极与所述第二MOS管的源极连接，并作为所述比较电路的第一输入端，所述第一MOS管的源极与所述第二MOS管的栅极连接，并作为所述比较电路的第二输入端，所述第一MOS管的漏极与所述第二MOS管的漏极连接，作为所述比较电路的输出端；两组比较电路的输出端连接，并作为所述第一异或电路的输出端，输出第一异或信号；所述第二异或电路，用于对所述第一异或信号以及第三输入端接入的信号进行异或计算，所述第二异或电路的输出端作为所述全加器的本位求和输出端；所述进位电路用于根据第一输入端、第二输入端接入的信号中的一个、第三输入端接入的信号以及所述第一异或信号进行计算，所述进位电路的输出端作为所述全加器的进位输出端。

[0007] 可选地，本申请任意实施例中，当求和信号包括多个比特位时，所述压缩器与所述比特位一一对应，第m个压缩器中的第i级全加器的进位输出端与第m+1个压缩器中的第i+1级全加器的输入端连接。

[0008] 可选地，本申请任意实施例中，至少两个级联的全加器包括第一全加器和第二全加器；所述第一全加器的三个输入端接入输入信号，所述第一全加器的本位求和输出端与所述第二全加器的一个输入端连接；所述第二全加器的另外两个输入端接入所述输入信号；所述第二全加器的本位求和输出端和进位输出端分别与所述输出级电路连接，输出具有驱动能力的压缩信号。

[0009] 可选地，本申请任意实施例中，第一组所述比较电路中的MOS管为PMOS管，在第一输入端接入的信号不等于第二输入端接入的信号时，通过所述第一输入端接入的信号和所述第二输入端接入的信号中的低电平信号控制PMOS管导通，并通过所述第一输入端接入的信号和所述第二输入端接入的信号中的高电平信号将第一组所述比较电路的输出上拉为高电平。

[0010] 可选地，本申请任意实施例中，第二组所述比较电路中的MOS管为NMOS管，在第一输入端接入的信号的反向信号不等于第二输入端接入的信号时，通过所述第一输入端接入的信号的反向信号和所述第二输入端接入的信号中的高电平信号控制NMOS管导通，并通过所述第一输入端接入的信号的反向信号和所述第二输入端接入的信号中的低电平信号将第二组所述比较电路的输出下拉为低电平。

[0011] 可选地，本申请任意实施例中，所述第二异或电路的结构与所述第一异或电路的结构相同。

[0012] 可选地，本申请任意实施例中，所述全加器还包括：第二反向电路，所述第二反向电路的用于输入第三输入端接入的信号，输出所述第三输入端接入的信号的反向信号。

[0013] 可选地，本申请任意实施例中，所述进位电路包括：同或判断支路、异或判断支路；所述同或判断支路的控制端接入所述第一异或信号的反向信号，第一输入端接入所述第一输入端接入的信号和所述第二输入端接入的信号中的一个，第二输入端接入所述第三输入端接入的信号；所述异或判断支路的控制端接入所述第一异或信号，第一输入端接入所述第三输入端接入的信号，第二输入端接入所述第一输入端接入的信号和所述第二输入端接入的信号中的一个。

[0014] 可选地，本申请任意实施例中，所述异或判断支路包括：第三NMOS管和第三PMOS管；所述第三NMOS管的源极接入所述第一输入端接入的信号和所述第二输入端接入的信号中的一个，所述第三PMOS管的源极接入所述第三输入端接入的信号；所述第三NMOS管的栅极和所述第三PMOS管的栅极连接，作为所述异或判断支路的控制端，接入所述第一异或信号；所述第三NMOS管的漏极和所述第三PMOS管的漏极连接，作为所述异或判断支路的输出端。

[0015] 可选地，本申请任意实施例中，所述同或判断支路包括：第四NMOS管和第四PMOS管；所述第四NMOS管的源极接入所述第三输入端接入的信号，所述第四PMOS管的源极接入所述第一输入端接入的信号和所述第二输入端接入的信号中的一个；所述第四NMOS管的栅极和所述第四PMOS管的栅极连接，作为所述同或判断支路的控制端，接入所述第一异或信号的反向信号；所述第四NMOS管的漏极和所述第四PMOS管的漏极连接，作为所述同或判断支路的输出端。

[0016] 本实用新型中，压缩器包括全加器，全加器的第一异或电路用于接入第一输入端接入的信号和第二输入端接入的信号，第一异或电路包括两组比较电路；比较电路包括第一MOS管和第二MOS管，第一MOS管的栅极与第二MOS管的源极连接，并作为比较电路的第一输入端，第一MOS管的源极与第二MOS管的栅极连接，并作为比较电路的第二输入端，第一MOS管的漏极与第二MOS管的漏极连接，作为比较电路的输出端；第一输入端接入的信号和第二输入端接入的信号分别接入第一组比较电路的两个输入端，第一组比较电路在第一输入端接入的信号不等于第二输入端接入的信号时，输出高电平；第一输入端接入的信号的反向信号和第二输入端接入的信号分别接入第二组比较电路的两个输入端，第二组比较电路在第一输入端接入的信号的反向信号不等于第二输入端接入的信号时，输出低电平；两组比较电路的输出端连接，并作为第一异或电路的输出端，以输出第一异或信号；第二异或电路，用于对第一异或信号以及第三输入端接入的信号进行异或计算，输出求和信号；进位电路用于根据第一输入端接入的信号和第二输入端接入的信号中的一个、第三输入端接入的信号以及第一异或信号进行计算，输出进位输出信号。由于异或电路中的比较电路中，MOS管的源极不再接入电源VCC或者接地，而是接入用于求和的信号，由此，可以降低全加器的功耗，进而降低压缩器的功耗。另外，本实施例提供的压缩器，所需的MOS管的数量较少，从而减小了压缩器所占的面积。

[0025] 下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

[0026] 图1为本申请实施例提供的一种压缩器的电路结构示意图。

[0027] 如图1所示，本实施例的压缩器包括：至少两个级联的全加器(图中以n级为例进行说明)、输出级电路。

[0028] 如图1所示，全加器包括本位求和输出端S、进位输出端C以及三个输入端。

[0029] 本实施例中，第i级全加器与第i+1级全加器级联时，第i级全加器的本位求和输出端与第i+1级全加器的一输入端连接，第i+1级全加器的另一输入端与输入信号连接，第i+1级全加器的另两个输入端输入求和信号。

[0030] 示例的，如图1所示，第一级全加器的三个输入端分别接入三个输入信号IN1、IN2、IN3，第一级全加器的本位求和输出端S1与第二级全加器的一个输入端连接，第一级全加器的进位输出端C1悬空；第二级全加器的另两个输入端分别接入输入信号IN4、IN5。

[0031] 第n级全加器的三个输入端中，一个输入端与第n‑1级全加器的本位求和输出端Sn‑1连接，另两个输入端分别接入输入信号IN2*n、IN2*n+1。

[0032] 本实施例中，将最后一级全加器(即第n级)作为第j级全加器为例进行示例性说明。第j级全加器的本位求和输出端和进位输出端作为所述压缩器的输出端，与输出级电路连接，输出具有驱动能力的压缩信号。i、j为正整数，i≠j。

[0033] 本实施例中，当输入信号包括IN1、IN2、IN3…IN2*n、IN2*n+1，且将将最后一级全加器(即第n级)的输出级作为压缩器的输出时，本实施例提供的压缩器可以将(2*n+1)个输入信号压缩为2个具有驱动能力的压缩信号。

[0034] 另外需要说明的是，当压缩器包括n个级联的全加器时，压缩器为(n+2)：2压缩器，即将n+2个输入信号压缩为2个具有驱动能力的压缩信号。

[0035] 具体地，针对除第一级压缩器之外的其他压缩器，压缩器的三个输入端中，第一个输入端用于与上一级压缩器的本位求和输出端连接；第二个输入端一般用于输入低比特位的进位信号，即第二个输入端可以与低比特位压缩器的进位输出端连接，如不存在低比特位的进位信号，可以将第二输入端接0；最后一个输入端用于输入压缩信号。因此，每增加一个全加器，被压缩的输入信号的数量可以随之加1。

[0036] 本实施例中，全加器的结构具体如图2所示，本实施例的全加器包括：第一异或电路、第二异或电路、进位电路。

[0037] 所述第一异或电路用于接入第一输入端接入的信号和第二输入端接入的信号，所述第一异或电路包括两组比较电路。

[0038] 其中，所述比较电路包括第一MOS管和第二MOS管，所述第一MOS管的栅极与所述第二MOS管的源极连接，并作为所述比较电路的第一输入端，所述第一MOS管的源极与所述第二MOS管的栅极连接，并作为所述比较电路的第二输入端，所述第一MOS管的漏极与所述第二MOS管的漏极连接，作为所述比较电路的输出端。

[0039] 由此，比较电路中的MOS管的源极接入的为第一输入端接入的信号或者第二输入端接入的信号而并非电源VCC或者接地，从而降低了异或电路的功耗，进而降低了全加器的功耗。

[0040] 将比较电路应用至第一异或电路中时，如图3所示，第一异或电路可以包括两组比较电路，分别为A‑B比较电路(第一组比较电路)，以及 比较电路(第二组比较电路)。

[0041] 为了更加清楚地进行描述，后续将第一输入端接入的信号称为信号A，将第二输入端接入的信号称为信号B，但本领域的技术人员应当明了，上述并不作为本申请的限定。

[0042] 第一输入端接入的信号A和第二输入端接入的信号B分别接入第一组比较电路的两个输入端，以使得第一组比较电路在第一输入端接入的信号不等于第二输入端接入的信号时，即A≠B时，输出高电平。

[0043] 第一输入端接入的信号的反向信号 和第二输入端接入的信号B分别接入第二组比较电路的两个输入端，以使得第二组比较电路在第一输入端接入的信号的反向信号 不等于第二输入端接入的信号B时，即 (等同于A＝B)时，输出低电平，其中 上面的横线指示其是A的反向。

[0044] 两组比较电路的输出端连接，并作为所述第一异或电路的输出端，以输出第一异或信号。

[0045] 具体地，第一异或电路的输出端在A≠B时输出高电平，在 时输出低电平，即第一异或电路的输出的第一异或信号 第一异或信号输入至第二异或电路。

[0046] 第二异或电路，用于对所述第一异或信号以及第三输入端接入的信号进行异或计算，第二异或电路的输出端作为全加器的本位求和输出端，输出求和信号。

[0047] 求和信号 其中，Ci为第三输入端接入的信号。

[0048] 所述进位电路用于根据第一输入端接入的信号A和第二输入端接入的信号B中的一个、第三输入端接入的信号Ci以及所述第一异或信号进行计算，进位电路的输出端作为全加器的进位输出端 ，输出进位输出信号。本实施例中，进位输出信号

[0049] 本实施例提供的压缩器包括全加器，全加器的第一异或电路用于接入第一输入端接入的信号和第二输入端接入的信号，第一异或电路包括两组比较电路；比较电路包括第一MOS管和第二MOS管，第一MOS管的栅极与第二MOS管的源极连接，并作为比较电路的第一输入端，第一MOS管的源极与第二MOS管的栅极连接，并作为比较电路的第二输入端，第一MOS管的漏极与第二MOS管的漏极连接，作为比较电路的输出端；第一输入端接入的信号和第二输入端接入的信号分别接入第一组比较电路的两个输入端，第一组比较电路在第一输入端接入的信号不等于第二输入端接入的信号时，输出高电平；第一输入端接入的信号的反向信号和第二输入端接入的信号分别接入第二组比较电路的两个输入端，第二组比较电路在第一输入端接入的信号的反向信号不等于第二输入端接入的信号时，输出低电平；两组比较电路的输出端连接，并作为第一异或电路的输出端，以输出第一异或信号；第二异或电路，用于对第一异或信号以及第三输入端接入的信号进行异或计算，所述第二异或电路的输出端作为所述全加器的本位求和输出端，输出求和信号；进位电路用于根据第一输入端接入的信号和第二输入端接入的信号中的一个、第三输入端接入的信号以及第一异或信号进行计算，所述进位电路的输出端作为所述全加器的进位输出端，输出进位输出信号。由于异或电路中的比较电路中，MOS管的源极不再接入电源VCC或者接地，而是接入用于求和的信号，由此，可以降低全加器的功耗，进而降低压缩器的功耗。另外，本实施例提供的压缩器，所需的MOS管的数量较少，从而减小了压缩器所占的面积。

[0050] 可选地，本实施例中，第一组所述比较电路中的MOS管为PMOS管，以在第一输入端接入的信号不等于第二输入端接入的信号时，通过所述第一输入端接入的信号和所述第二输入端接入的信号中的低电平信号控制PMOS管导通，并通过所述第一输入端接入的信号和所述第二输入端接入的信号中的高电平信号将第一组所述比较电路的输出上拉为高电平。

[0051] PMOS管，具有传输“1”的能力。即，当Gate＝0(栅极电压为0)时导通，Source(源极)＝1时，数据可以传输至Drain端(漏极)，Drain＝1，只有同时满足Gate＝0、Source＝1时，才能正确传输。故PMOS管可以判断Gate＝0、Source＝1的值。

[0052] 应用该原理，A＝0，B＝1可通过一个PMOS管判断得到(A接Gate，B接Source)；同理，通过另一PMOS管即可判断A＝1,B＝0的数据值(A接Source，B接Gate)。两晶体管并联即可在A＝0、B＝1或者A＝1、B＝0时将第一异或信号上拉为1，即第一异或信号

[0053] 具体输入A、B与第一异或信号Q1之间的关系可以参见下述表一，为输出Q1对应的逻辑真值表。

[0054]A B Q1
0 0 0
0 1 1
1 0 1
1 1 0

[0055] 表一

[0056] 示例地，如图3所示，A‑B比较电路中包括两个PMOS管MP1、MP2,MP1的源极接信号A，栅极接信号B；MP2的源极接信号B，栅极接信号A，MP1、MP2的栅极处的圆圈表示低电压导通。MP1和MP2的漏极连接作为比较电路的输出端。

[0057] 当A≠B时，存在两种情况，分别为：1)A＝1，B＝0；2)A＝0，B＝1。

[0058] 当A＝1，B＝0时，B＝0使得MP1导通，A＝1使得MP2截止；MP1导通使得A＝1传递至漏极，进而使得A‑B比较电路的输出为1(高电平)。

[0059] 当A＝0，B＝1时，B＝1使得MP1截止，A＝0使得MP2导通；MP2导通使得B＝1传递至漏极，进而使得A‑B比较电路的输出为1(高电平)。

[0060] 可选地，本实施例中，第二组所述比较电路中的MOS管为NMOS管，以在第一输入端接入的信号的反向信号不等于第二输入端接入的信号时，通过所述第一输入端接入的信号的反向信号和所述第二输入端接入的信号中的高电平信号控制NMOS管导通，并通过所述第一输入端接入的信号的反向信号和所述第二输入端接入的信号中的低电平信号将第二组所述比较电路的输出下拉为低电平。

[0061] NMOS管，具有传输“0”的能力。即，当Gate＝1(栅极电压为1)时导通，Source(源极)＝0时，数据可以传输至Drain端(漏极)，Drain＝0，只有同时满足Gate＝1、Source＝0时，才能正确传输。故NMOS管可以判断Gate＝1,Source＝0的值。

[0062] 应用该原理， B＝0可通过一个PMOS管判断得到( 接Gate，B接Source)；同理，通过另一NMOS管即可判断 B＝1的数据值( 接Source，B接Gate)。两晶体管并联即可在A＝0、B＝0或者A＝1、B＝1时将第一异或信号下拉为0，即第一异或信号：此时，Q1不会悬浮。具体输入A、B与第一异或信号Q1之间的关系同样可
以参见上述表一，为输出Q1对应的逻辑真值表。

[0063] 示例地，如图3所示， 比较电路中包括两个NMOS管MN1、MN2,MN1的源极接信号栅极接信号B；MN2的源极接信号B，栅极接信号 MN1、MN2的栅极处不包括圆圈表示高电压导通。MN1和MN2的漏极连接作为比较电路的输出端。

[0064] 当 时，存在两种情况，分别为：1)A＝0，B＝0；2)A＝1，B＝1。

[0065] 当A＝0，B＝0时, B＝0， 使得MN2导通，B＝0使得MN1截止；MN2导通使得B＝0传递至漏极，进而使得 比较电路的输出为0(低电平)。

[0066] 当A＝1，B＝1时, B＝1，B＝1使得MN1导通， 使得MN2截止；MN1导通使得传递至漏极，进而使得 比较电路的输出为0(低电平)。

[0067] 可选地，本实施例中，所述全加器还包括：第一反向电路，所述第一反向电路的用于输入第一输入端接入的信号，输出所述第一输入端接入的信号的反向信号。

[0068] 示例地，如图5所示，第一反向电路可以包括一个NMOS管MN3和一个PMOS管MP3，其中，MN3的源极接电源电压，MP3的源极接地，MN3和MP3的栅极连接作为第一反向电路的输入端，接入第一输入端接入的信号A，MN3和MP3的漏极连接作为第一反向电路的输出端，输出第一输入端接入的信号的反向信号

[0069] 当然，上述仅为举例说明，并不作为本申请的限定。

[0070] 可选地，本实施例中，所述第二异或电路的结构与所述第一异或电路的结构相同，两者的不同之处在于输入信号。

[0071] 本实施例中，第二异或电路的输入信号包括：第一异或信号Q1、第三输入端接入的信号Ci。

[0072] 类似的，第二异或电路中也包括两组比较电路。第一组比较电路用于在第一异或信号Q1、第三输入端接入的信号Ci不相等时，即Ci≠Q1，输出高电平。第二组比较电路用于在第三输入端接入的信号Ci的反向信号以及第一异或信号Q1不相等时，即 输出低电平，以使得第二异或电路输出的求和信号 由此，可以进一步降低全加器的功耗。

[0073] 可选地，本实施例中，所述全加器还包括：第二反向电路，所述第二反向电路的用于输入第三输入端接入的信号，输出所述第三输入端接入的信号的反向信号。

[0074] 第二反向电路的结构可以和上述第一反向电路的结构类似，在此不再赘述。具体地，第二反向电路的输入端可以接入第三输入端接入的信号Ci，并在输出端输出第三输入端接入的信号的反向信号 输出的 可以作为第二异或电路的输入。

[0075] 可选地，本实施例中，所述进位电路包括：同或判断支路、异或判断支路。

[0076] 所述同或判断支路的控制端接入所述第一异或信号的反向信号，第一输入端接入所述第一输入端接入的信号和所述第二输入端接入的信号中的一个，第二输入端接入所述第三输入端接入的信号。

[0077] 所述异或判断支路的控制端接入所述第一异或信号，第一输入端接入所述第三输入端接入的信号，第二输入端接入所述第一输入端接入的信号和所述第二输入端接入的信号中的一个。

[0078] 具体地，参见图4，所述异或判断支路包括：第三NMOS管MN4和第三PMOS管MP4。

[0079] 所述第三PMOS管MP4的源极作为异或判断支路的第一输入端，接入所述第一输入端接入的信号和所述第二输入端接入的信号中的一个,图中以接入第二输入端接入的信号B为例进行示例性说明。

[0080] 所述第三NMOS管MN4的源极作为异或判断支路的第二输入端，接入所述第三输入端接入的信号。所述第三NMOS管MN4的栅极和所述第三PMOS管MP4的栅极连接，作为所述异或判断支路的控制端，接入所述第一异或信号。所述第三NMOS管MN4的漏极和所述第三PMOS管MP4的漏极连接，作为所述异或判断支路的输出端。

[0081] 具体地，参见图4，所述同或判断支路包括：第四NMOS管MN5和第四PMOS管MP5。

[0082] 所述第四PMOS管MP5的源极接入所述第三输入端接入的信号，所述第四NMOS管MN5的源极接入所述第一输入端接入的信号和所述第二输入端接入的信号中的一个,图中以接入第二输入端接入的信号B为例进行示例性说明。

[0083] 所述第四NMOS管MN5的栅极和所述第四PMOS管MP5的栅极连接，作为所述同或判断支路的控制端，接入所述第一异或信号的反向信号；所述第四NMOS管MN5的漏极和所述第四PMOS管MP5的漏极连接，作为所述同或判断支路的输出端。

[0084] 具体地，当第一异或信号 时，表示A或B中有一个为高电平，另一个为低电平，此时，进位输出信号C0等于第三输入端接入的信号Ci。

[0085] 当第一异或信号 时，MP4截止、MN5截止。

[0086] 若Ci＝0，MN4导通、MP5截止，Ci＝0通过MN4传输至进位电路的输出端，使得进位电路输出低电平，即C0＝Ci＝0。

[0087] 若Ci＝1，MN4截止、MP5导通，Ci＝1通过MP5传输至进位电路的输出端，使得进位电路输出高电平，即C0＝Ci＝1。

[0088] 具体地，当第一异或信号 时，表示A或B均为高电平，或者均为低电平，此时，进位输出信号C0等于A或B。

[0089] 当第一异或信号 时，MP5截止、MN4截止。

[0090] 若B＝0，MP4截止、MN5导通，B＝0通过MN5传输至进位电路的输出端，使得进位电路输出低电平，即C0＝B＝0。

[0091] 若B＝1，MP4导通、MN5截止，B＝1通过MP4传输至进位电路的输出端，使得进位电路输出高电平，即C0＝B＝1。

[0092] 此外，本实施例中，所述进位电路还包括：第三反向电路，用于输入所述第一异或信号，输出所述第一异或信号的反向信号。第三反向电路的结构和第一反向电路的结构类似，在此不再赘述。

[0093] 图6为本申请实施例提供的一种压缩器的电路结构示意图，如图所示，其包括：级联的第一全加器和第二全加器，则本实施例提供的为4:2压缩器，即将4个输入信号压缩为2个具有驱动能力的压缩信号。

[0094] 本实施例中，输入至压缩器的输入信号为5个信号，分别记为信号A、信号B、信号C、信号D、信号E，当输入信号A、信号B、信号C、信号D只有1比特位时，图6中的信号E为0，当输入信号A、信号B、信号C、信号D存在多比特位时，信号E为低比特位输入至当前比特位的进位信号。

[0095] 本实施例中，第一全加器的三个输入端分别接入信号A、信号B、信号C。

[0096] 第一全加器的第一异或电路用于计算信号A与信号B的异或，获得第一异或信号第二异或电路计算第一异或信号Q1与信号C的异或，获得第一求和信号

[0097] 第一全加器的进位电路可以根据信号A与信号B中的一个、第一异或信号Q1的反向信号进行计算，并输出第一进位信号

[0098] 第一全加器输出的第一求和信号S1为第二全加器的输入。

[0099] 第二全加器的第一异或电路用于计算信号S1与信号D的异或，获得第二异或信号第二全加器的第二异或电路计算第二异或信号Q2与信号 (信号E的反向信号)的异或，并通过一输出级电路输出第二求和信号S2，输出的信号为压缩器的求和信号。

[0100] 第一全加器的进位电路可以根据信号 (信号S1的反向信号)与信号 (信号D的反向信号)中的一个、第二异或信号Q2的反向信号进行计算，并通过一输出级电路输出第二进位信号CO2，输出的信号为压缩器的进位信号。

[0101] 本实施例中，由于输出级电路为反相器，因此计算时采用信号E以及信号S1的反向信号，如果输出级不为反相器，则计算时可以采用信号E以及信号S1，这也在本申请的保护范围内。

[0102] 如图7所示，示出了本申请的另一种压缩器的结构示意图。

[0103] 本实施例中，当输入信号包括多个比特位时，压缩器也包括多个，压缩器与比特位一一对应。图7中以输入信号包括3个比特位且压缩器为4：2压缩器为例进行示例性说明。

[0104] 当输入信号包括三个比特位时，压缩器也包括三个，例如，第一个压缩器包括全加器11、全加器12；第二个压缩器包括全加器21、全加器22；第三个压缩器包括全加器31、全加器32。

[0105] 当每个压缩器中包括两个全加器时，输入信号共包括四个，分别为IN1、IN2、IN3、IN4，其中，输入信号IN1、IN2、IN3输入至第一个全加器中，输入信号IN4被输入至第二个全加器中。IN1[1]中的“[1]”指示信号IN1中位于第1个比特位的数值。

[0106] 本实施例中，当输入信号包括多个比特位时，压缩器也包括多个且与输入信号的比特位一一对应；每个压缩器中可以包括多个级联的全加器。例如，假设输入信号有10个比特位，则压缩器的数量可以为10个，再假设每个压缩器中包括5个级联的全加器，则与具有10个比特位的输入信号对应的压缩器中，供包括10*5个全加器。

[0107] 本实施例中，输入信号的第k个比特位对应的为第k个压缩器，第k个压缩器中的第i级全加器的进位输出端与第k+1个压缩器中的第i+1级全加器的输入端连接，k为正整数，即，第k个比特位的进位信号输入至与第k+1个比特位对应的压缩器中，且为了减少全加器的等待时间，进位信号输入至的全加器的级数加1(对应上述i+1)。另外，假设输入信号有10个比特位，则，k+1≤10；假设每个压缩器中包括5个级联的全加器，则i+1≤5。

[0108] 本实施例中，第一个压缩器中的第i+1级全加器的一个输入端接0；最后一个压缩器中的第i级全加器的进位输出端悬空。

[0109] 示例的，当k＝1时，第一个压缩器中的全加器11的进位输出端输出的C1[2]输入至第二个压缩器中的全加器22，第一个压缩器中的第2级全加器22的一个输入端接0；当k＝2时，第二个压缩器中的全加器21的进位输出端输出的C2[3]输入至第三个压缩器中的全加器32；最后一个压缩器中的第1级全加器31的进位输出端(输出C1[4])悬空。

[0110] 本实施例中，可以将四个输入信号IN1、IN2、IN3、IN4压缩为两个S、C两个具有驱动能力的压缩信号并进行输出。且多个比特位分别对应的压缩器可以进行并行计算，高比特位的压缩器无需等待低比特位对应的压缩器计算完成，使得获得压缩结果所需的计算周期较短，极大地缩短了计算时间。

[0111] 在本申请的各种实施方式中所使用的表述“第一”、“第二”、“所述第一”或“所述第二”可修饰各种部件而与顺序和/或重要性无关，但是这些表述不限制相应部件。以上表述仅用于将元件与其它元件区分开的目的。

[0112] 最后应说明的是：以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：
其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。