[0001] 本实用新型涉及半导体领域，特别是涉及一种半导体器件。

[0002] 集成电路(integrated circuit,IC)，或称微电路(microcircuit)、微芯片(microchip)、芯片(chip)，在电子学中是一种把电路(主要包括半导体器件，也包括被动组件等)小型化的方式，并通常制造在半导体晶圆表面上。比如，DRAM(Dynamic Random Access Memory)，即动态随机存取存储器芯片，是最为常见的内存芯片。这些年来，DRAM持续向更小的外型尺寸发展，使得每个芯片可以封装更多的电路。这样增加了每单位面积容量，可以降低成本和增加功能，然而需要集成电路设计的最小线宽和间距的不断缩小。但是，当曝光线条的特征尺寸接近于曝光系统的理论分辨极限时，硅片表面的成像就会发生严重的畸变，从而导致光刻图形质量的严重下降。实用新型内容

[0003] 基于此，针对上述问题，本实用新型提供一种半导体器件，包括：待刻蚀层；图形化的第一掩膜层，形成于所述待刻蚀层上；图形化的第二掩膜层，形成于所述待刻蚀层上，所述第二掩膜层和所述第一掩膜层共同定义出开口，所述开口暴露所述待刻蚀层。

[0004] 上述半导体器件使得在器件特征尺寸相同的情况下，第一掩膜层和第二掩膜层的特征尺寸变大，而且为器件特征尺寸的进一步缩小成为可能，还能提高器件的良率，节约成本。

[0005] 在其中一个实施例中，所述第一掩膜层包括若干相互平行的第一条状掩膜，所述第二掩膜层包括若干相互平行的第二条状掩膜，所述若干第一条状掩膜与所述若干第二条状掩膜交替平行排布。

[0006] 在其中一个实施例中，所述若干第一条状掩膜等距排列，所述若干第二条状掩膜等距排列。

[0007] 在其中一个实施例中，所述第一条状掩膜的至少1个侧边具有等距排列的凹部，所述第二条状掩膜的至少1个侧边具有等距排列的凹部，所述第一条状掩膜的所述凹部与所述第二条状掩膜构成所述开口，所述第二条状掩膜的所述凹部与所述第一条状掩膜构成所述开口。

[0008] 在其中一个实施例中，所述第一条状掩膜的2个侧边和所述第二条状掩膜的2个侧边都具有等距排列的凹部，所述第一条状掩膜的所述凹部与所述第二条状掩膜的所述凹部构成所述开口。

[0009] 在其中一个实施例中，所述第一条状掩膜或所述第二条状掩膜的2个侧边具有等距排列的凹部，所述第一条状掩膜的所述凹部与所述第二条状掩膜构成所述开口或所述第二条状掩膜的所述凹部与所述第一条状掩膜构成所述开口。

[0010] 在其中一个实施例中，所述凹部的形状包括三角形、弧形或矩形。

[0011] 在其中一个实施例中，所述第一掩膜层包括若干第一窗口，所述第二掩膜层包括若干第二窗口，所述第一掩膜层与所述第二掩膜层错位排布以构成所述开口。

[0012] 在其中一个实施例中，所述若干第一窗口呈阵列排布，所述若干第二窗口呈阵列排布。

[0013] 在其中一个实施例中，所述第一窗口和所述第二窗口的形状包括矩形。

[0035] 为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的首选实施例。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本实用新型的公开内容更加透彻全面。

[0036] 除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

[0037] 在本实用新型的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

[0038] 一个实施例，如图1所示，提供一种半导体器件的制备方法，包括：提供待刻蚀层10；于待刻蚀层10上形成图形化的第一掩膜层20；于待刻蚀层10上形成图形化的第二掩膜层30，第二掩膜层30和第一掩膜层20共同定义出开口40，开口40暴露待刻蚀层10；以第一掩膜层20和第二掩膜层30为掩膜，刻蚀待刻蚀层10，以形成待刻蚀图形。

[0039] 在本实施例中，上述半导体器件的制备方法使得在器件特征尺寸相同的情况下，第一掩膜层20和第二掩膜层30的特征尺寸变大，而且为器件特征尺寸的进一步缩小成为可能，还能提高器件的良率，节约成本。

[0040] S10：提供待刻蚀层10，如图2所示。

[0041] S20：于待刻蚀层10上形成图形化的第一掩膜层20，如图3所示。

[0042] 在一个实施例中，形成第一掩膜层20的方法包括化学气相沉积或原子层沉积工艺，第一掩膜层20的材质包括氧化硅、氮化硅、碳化硅、氮氧化硅、无定形碳、多晶硅、氧化铪、氧化钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种。

[0043] S30：于待刻蚀层10上形成图形化的第二掩膜层30，第二掩膜层30和第一掩膜层20共同定义出开口40，开口40暴露待刻蚀层10，如图4所示。

[0044] 在一个实施例中，形成第二掩膜层30的方法包括化学气相沉积或原子层沉积工艺，第二掩膜层30的材质包括氧化硅、氮化硅、碳化硅、氮氧化硅、无定形碳、多晶硅、氧化铪、氧化钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种。

[0045] S40：以第一掩膜层20和第二掩膜层30为掩膜，刻蚀待刻蚀层10，以形成待刻蚀图形，如图5所示。

[0046] 在本实施例中，第一掩膜层20的材质与第二掩膜层30的材质不同且要有大的刻蚀选择比。

[0047] 在另外一个实施例中，在S20与S30之间还包括，于第一掩膜层20上形成介质层。于第一掩膜层20上形成介质层之后，于介质层上形成第二掩膜层30，此时，第一掩膜层20与第二掩膜层30不位于同一平面上。介质层的材质与第一掩膜层20的材质和第二掩膜层30的材质不同且要有大的刻蚀选择比，其中，第一掩膜层20的材质与第二掩膜层30的材质可以相同。

[0048] 在一个实施例中，形成介质层的方法包括化学气相沉积或原子层沉积工艺，介质层的材质包括氧化硅、氮化硅、碳化硅、氮氧化硅、无定形碳、多晶硅、氧化铪、氧化钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种。

[0049] 在一个实施例中，开口40包括位线接触孔。

[0050] 在一个实施例中，第一掩膜层20包括若干相互平行的第一条状掩膜201，第二掩膜层30包括若干相互平行的第二条状掩膜301，若干第一条状掩膜201与若干第二条状掩膜301交替平行排布。

[0051] 在本实施例中，若干第一条状掩膜201等距排列，若干第二条状掩膜301等距排列。

[0052] 在一个实施例中，第一条状掩膜201的至少1个侧边具有等距排列的凹部50，第二条状掩膜301的至少1个侧边具有等距排列的凹部50，第一条状掩膜201的凹部50与第二条状掩膜301定义出开口40，第二条状掩膜301的凹部50与第一条状掩膜201定义出开口40，例如，第一条状掩膜201的1个侧边和第二条状掩膜301的1个侧边具有等距排列的凹部50，第一条状掩膜201的凹部50与第二条状掩膜301的凹部50定义出开口40，如图8a、图8b、图8c所示。

[0053] 在一个实施例中，第一条状掩膜201的2个侧边和第二条状掩膜301的2个侧边都具有等距排列的凹部50，第一条状掩膜201的凹部50与第二条状掩膜301的凹部50定义出开口40，如图6a、图6b、图6c所示。

[0054] 在一个实施例中，第一条状掩膜201或第二条状掩膜301的2个侧边具有等距排列的凹部50，第一条状掩膜201的凹部50与第二条状掩膜301定义出开口40或第二条状掩膜301的凹部50与第一条状掩膜201定义出开口40，如图7a、图7b、图7c所示。

[0055] 在一个实施例中，凹部50的形状包括三角形、弧形或矩形。

[0056] 在其中一个实施例中，凹部50的形状为三角形，如图6a、图6b、图6c所示。

[0057] 在其中一个实施例中，凹部50的形状为弧形，如图10a、图10b、图10c所示。

[0058] 在其中一个实施例中，凹部50的形状为矩形，如图9a、图9b、图9c所示。

[0059] 在一个实施例中，第一掩膜层20包括若干第一窗口202，第二掩膜层30包括若干第二窗口302，第一掩膜层20与第二掩膜层30错位排布以定义出开口40，如图11a、图11b、图11c所示。

[0060] 在本实施例中，第一窗口202呈阵列排布，第二窗口302呈阵列排布，第一窗口202和第二窗口302的形状包括矩形但不限于矩形。

[0061] 一个实施例，如图4所示，提供一种半导体器件，包括：待刻蚀层10；图形化的第一掩膜层20，形成于待刻蚀层10上；图形化的第二掩膜层30，形成于待刻蚀层10上，第二掩膜层30和第一掩膜层20共同定义出开口40，开口40暴露待刻蚀层10。

[0062] 在本实施例中，上述半导体器件使得在器件特征尺寸相同的情况下，第一掩膜层20和第二掩膜层30的特征尺寸变大，而且为器件特征尺寸的进一步缩小成为可能，还能提高器件的良率，节约成本。

[0063] 在一个实施例中，第一掩膜层20的材质包括氧化硅、氮化硅、碳化硅、氮氧化硅、无定形碳、多晶硅、氧化铪、氧化钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种。

[0064] 在一个实施例中，第二掩膜层30的材质包括氧化硅、氮化硅、碳化硅、氮氧化硅、无定形碳、多晶硅、氧化铪、氧化钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种。

[0065] 在本实施例中，第一掩膜层20的材质与第二掩膜层30的材质不同且要有大的刻蚀选择比。

[0066] 在另外一个实施例中，在第一掩膜层20与第二掩膜层30之间还包括介质层。介质层的材质与第一掩膜层20的材质和第二掩膜层30的材质不同且要有大的刻蚀选择比。

[0067] 在一个实施例中，介质层的材质包括氧化硅、氮化硅、碳化硅、氮氧化硅、无定形碳、多晶硅、氧化铪、氧化钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种。

[0068] 在一个实施例中，开口40包括位线接触孔。

[0069] 在一个实施例中，第一掩膜层20包括若干相互平行的第一条状掩膜201，第二掩膜层30包括若干相互平行的第二条状掩膜301，若干第一条状掩膜201与若干第二条状掩膜301交替平行排布。

[0070] 在本实施例中，若干第一条状掩膜201等距排列，若干第二条状掩膜301等距排列。

[0071] 在一个实施例中，第一条状掩膜201的至少1个侧边具有等距排列的凹部50，第二条状掩膜301的至少1个侧边具有等距排列的凹部50，第一条状掩膜201的凹部50与第二条状掩膜301定义出开口40，第二条状掩膜301的凹部50与第一条状掩膜201定义出开口40，例如，第一条状掩膜201的1个侧边和第二条状掩膜301的1个侧边具有等距排列的凹部50，第一条状掩膜201的凹部50与第二条状掩膜301的凹部50定义出开口40，如图8a、图8b、图8c所示。

[0072] 在一个实施例中，第一条状掩膜201的2个侧边和第二条状掩膜301的2个侧边都具有等距排列的凹部50，第一条状掩膜201的凹部50与第二条状掩膜301的凹部50定义出开口40，如图6a、图6b、图6c所示。

[0073] 在一个实施例中，第一条状掩膜201或第二条状掩膜301的2个侧边具有等距排列的凹部50，第一条状掩膜201的凹部50与第二条状掩膜301定义出开口40或第二条状掩膜301的凹部50与第一条状掩膜201定义出开口40，如图7a、图7b、图7c所示。

[0074] 在一个实施例中，凹部50的形状包括三角形、弧形或矩形。

[0075] 在其中一个实施例中，凹部50的形状为三角形，如图6a、图6b、图6c所示。

[0076] 在其中一个实施例中，凹部50的形状为弧形，如图10a、图10b、图10c所示。

[0077] 在其中一个实施例中，凹部50的形状为矩形，如图9a、图9b、图9c所示。

[0078] 在一个实施例中，第一掩膜层20包括若干第一窗口202，第二掩膜层30包括若干第二窗口302，第一掩膜层20与第二掩膜层30错位排布以定义出开口40，如图11a、图11b、图11c所示。

[0079] 在本实施例中，第一窗口202呈阵列排布，第二窗口302呈阵列排布，第一窗口202和第二窗口302的形状包括矩形但不限于矩形。

[0080] 以上第一掩膜层20和第二掩膜层30的形成顺序以及位置可以互换，开口40相对于待刻蚀层10的布局方向可以根据需求任意调节，第一掩膜层20和第二掩膜层30相对于待刻蚀层10的布局方向可以根据需求任意调节，上述都应当认为是本说明书记载的范围。

[0081] 以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

[0082] 以上实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。