技术领域
[0001] 本实用新型涉及数据存储技术领域，更具体的说是涉及一种数据存储设备。
相关背景技术
[0002] 现有技术中，军工及民用通信产生的海量数据多应用Flash芯片进行存储，但是Flash芯片不存在自校验功能，导致存储的数据误码率较高，而且因其集成度较低，导致其体积较大，应用不灵活，进而导致数据存储效率降低。
[0003] 因此，军工及民用通信中亟需一种低误码率、体积小的存储设备，以提高数据存储效率。实用新型内容
[0004] 有鉴于此，本实用新型提供一种数据存储设备，以解决现有技术中应用Flash芯片进行存储，由于Flash芯片不存在自校验功能，导致存储的数据误码率较高，而且因其集成度较低，导致其体积较大，应用不灵活，进而导致数据存储效率降低的问题。
[0005] 为实现上述目的，本实用新型提供如下技术方案：
[0006] 一种数据存储设备，所述设备具体包括：
[0007] 现场可编程门阵列FPGA芯片；
[0008] 与所述FPGA芯片连接的用于存储待存储数据的嵌入式多媒体卡EMMC阵列；
[0009] 以及，与所述FPGA芯片连接的用于产生控制命令以控制所述FPGA芯片的嵌入式系统单元。
[0010] 优选的，所述嵌入式多媒体卡EMMC阵列包括：
[0011] 至少一个EMMC芯片组，所述EMMC芯片组由多个EMMC芯片组成。
[0012] 优选的，所述嵌入式系统单元包括：
[0013] 用于产生不同控制命令的拨码开关。
[0014] 优选的，所述设备还包括：
[0015] 用于连接上位机及所述嵌入式系统单元的网口和/或串口。
[0016] 优选的，所述设备还包括：
[0017] 与所述FPGA芯片连接的用于缓存待存储数据的缓存器。
[0018] 优选的，所述缓存器包括：
[0019] 两个同步动态随机存储器SRRAM。
[0020] 优选的，所述设备还包括：
[0021] 与所述FPGA芯片连接的用于连接外围数据源的外围数据接口。
[0022] 优选的，所述外围数据接口包括：
[0023] 低压差分信号技术接口LVDS、网口及光纤中的任意一种或多种。
[0024] 优选的，所述设备还包括：
[0025] 与所述FPGA芯片连接的用于存储数据存储记录信息的Flash芯片。
[0026] 优选的，所述设备还包括：
[0027] 与所述嵌入式系统单元通信连接的用于显示所述数据存储设备工作状态的显示屏。
[0028] 经由上述的技术方案可知，与现有技术相比，本实用新型提供了一种数据存储设备，该设备包括现场可编程门阵列FPGA芯片；与所述FPGA芯片连接的用于存储待存储数据的嵌入式多媒体卡EMMC阵列；以及，与所述FPGA芯片连接的用于产生控制命令以控制所述FPGA芯片的嵌入式系统单元。由于EMMC集成了CRC校验功能，且芯片集成度较高，体积小，因此，本实用新型公开的数据存储设备应用灵活，且能够保证数据存储较低的误码率，进而能够提高数据存储的效率。
具体实施方式
[0032] 为了引用和清楚起见，下文中使用的技术名词的说明、简写或缩写总结如下：
[0033] EMMC：Embedded Multi Media Card，嵌入式多媒体卡；
[0034] MLC：Multi-Level Cell，多层单元；
[0035] CRC：Cyclic Redundancy Check，循环冗余校验码；
[0036] BGA：Ball Grid Array Package，球栅阵列封装；
[0037] FPGA：Field－Programmable Gate Array，现场可编程门阵列；
[0038] SDRAM：Synchronous Dynamic Random Access Memory，同步动态随机存储器；
[0039] PCI：Peripheral Component Interconnect，外设部件互连；
[0040] LVDS：Low Voltage Differential Signaling，低压差分信号技术接口。
[0041] 下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0042] 由背景技术可知，现有技术中应用Flash芯片进行存储，由于Flash芯片不存在自校验功能，导致存储的数据误码率较高，而且因其集成度较低，导致其体积较大，应用不灵活，进而导致数据存储效率降低。
[0043] 为此，本实用新型实施例公开了一种数据存储设备，该设备包括现场可编程门阵列FPGA芯片；与所述FPGA芯片连接的用于存储待存储数据的嵌入式多媒体卡EMMC阵列；以及，与所述FPGA芯片连接的用于产生控制命令以控制所述FPGA芯片的嵌入式系统单元。
由于EMMC集成了CRC校验功能，且芯片集成度较高，体积小，因此，本实用新型公开的数据存储设备应用灵活，且能够保证数据存储较低的误码率，进而能够提高数据存储的效率。
[0044] 下面将通过以下实施例进行详细说明。
[0045] 实施例一
[0046] 请参阅附图1，图1为本实用新型公开的一种数据存储设备的结构示意图，该设备具体包括：
[0047] FPGA芯片11；
[0048] 与所述FPGA芯片11连接的用于存储待存储数据的EMMC阵列12；
[0049] 以及，与所述FPGA芯片11连接的用于产生控制命令以控制所述FPGA芯片的嵌入式系统单元13。
[0050] 本实施例公开的一种数据存储设备，采用了FPGA+EMMC阵列，由于EMMC芯片采用MLC存储类型，集成了CRC校验功能，成本低廉，且其集成度高，体积小，采用BGA封装方式，抗震好，因此，本实施例公开的数据存储设备应用灵活，且能够保证数据存储较低的误码率，进而能够提高数据存储的效率。而且，该数据存储设备配置了嵌入式系统单元，能够实现对FPGA的控制，因此，本实施例公开的数据存储设备具有很好的独立性。
[0051] 上述实施例简单说明了本实用新型公开的数据存储设备的基本结构，基于上述基本结构，本实施例还公开了一种结构较为完善的数据存储设备，下面将通过以下实施例进行详细说明。
[0052] 实施例二
[0053] 请参阅附图2，图2为本实用新型公开的另一种数据存储设备的结构示意图，该设备具体包括：
[0054] FPGA芯片21；
[0055] 与所述FPGA芯片21连接的用于存储待存储数据的EMMC阵列22；需要说明的是，所述EMMC阵列22包括：至少一个EMMC芯片组，所述EMMC芯片组由多个EMMC芯片组成。具体的，选用多少个EMMC芯片组组成该数据存储设备，可根据该设备的存储容量需求决定，本实施例不做任何限定。
[0056] 与所述FPGA芯片21通过PCI/PCIe接口连接的用于产生控制命令以控制所述FPGA芯片21的嵌入式系统单元23；所述嵌入式系统单元23包括：用于产生不同控制命令的拨码开关(图中未示出)。嵌入式系统单元可以指定EMMC阵列的操作方式(读、写或擦除)及操作地址。
[0057] 与所述FPGA芯片21连接的用于连接外围数据源的外围数据接口24。在本实施例中，所述外围数据接口24包括：低压差分信号技术接口LVDS、网口及光纤中的任意一种或多种。
[0058] 与所述FPGA芯片21连接的用于缓存待存储数据的缓存器25。在本实施例中，所述缓存器25由两组SRRAM组成。
[0059] SDRAM用来平衡外部数据接口和EMMC阵列的数据速率，由于SDRAM存储器不能同时读写，采用两组通过乒乓方式来实现，一组写的时候另一组读。
[0060] 与所述FPGA芯片21连接的用于存储数据存储记录信息的Flash芯片26。
[0061] 每完成一次数据记录，将数据存储记录信息存储到Flash芯片26中，便于文件管理。这里所说的数据存储记录信息包括数据大小及数据存储地址。
[0062] 与所述嵌入式系统单元23通信连接的用于显示所述数据存储设备工作状态的显示屏27。
[0063] 用于连接上位机及所述嵌入式系统单元23的网口和/或串口28。
[0064] 基于上述结构，本实施例还详细介绍了该数据存储装置的应用原理，具体如下：
[0065] 设备上电后，FPGA控制EMMC阵列进行初始化，使EMMC阵列处于Ready状态；然后根据不同的控制命令(由上位机或嵌入式系统单元发出)，进行读、写、擦除功能选择，完成之后回到Ready状态。
[0066] 需要说明的是，单个EMMC芯片可实现最高96MB/s的存储速度，本方案EMMC阵列(即多个EMMC芯片并行)可以达到极高的存储速度，比如采用16个EMMC芯片并行存储，考虑到一些协议开销，最终存储速度能够达到1GB/s以上。
[0067] 控制命令同步发送至多个EMMC芯片，多个EMMC芯片并行操作。写操作中，为了保持数据写入的一致性，只有在所有EMMC芯片全部Ready后，数据才能写入，中间增加了一些时间等待，这样会使单个EMMC芯片的存储速度小于96MB/s。读操作中，读命令有效后，每个EMMC芯片数据输出时刻不一致，需要添加较大的FIFO(First In First Out，先进先出)缓冲，直到所有数据有效，数据才能对外并行输出。
[0068] 在完全脱离上位机的情况下可通过嵌入式系统单元实现数据的自动记录，实现不同数据源的选择。连接上位机之后可以实现数据的记录、转储、回放、擦除等功能。
[0069] 数据记录、回放、擦除等操作过程结束后，FPGA芯片会给嵌入式系统单元发送不同的中断信号，使嵌入式系统单元能够获取EMMC的当前状态，以便实现工作模式的切换。
[0070] 下面详细介绍数据存储、数据读取及数据擦除的具体流程：
[0071] 数据存储：
[0072] 设备初始化完成之后，首先通过嵌入式系统单元对外部数据源进行选择(具体的，选择不同的外部数据接口即可选择连接不同的外部数据源)，并检索Flash芯片中的数据存储记录信息，根据所述数据存储记录信息设定EMMC阵列数据存储的起始地址。然后FPGA芯片接收相应数据源的数据，并经过SDRAM对数据进行缓冲，最终存储到EMMC阵列中。存储过程中，按照设定的文件大小产生数据存储信息，并更新Flash芯片中的数据存储记录信息。
[0073] 数据读取：
[0074] 数据读取需要将该设备通过网口/串口与上位机互联。设备初始化完成之后，通过网口/串口将Flash芯片中的数据存储记录信息上传至上位机，上位机选择要读取的数据文件对EMMC阵列进行读取，读取的数据流经过SDRAM缓冲之后，最终通过网口/串口存储到上位机硬盘，或者通过外部数据接口传输到外部数据源系统。
[0075] 数据擦除：
[0076] 数据擦除是将EMMC阵列内存储的数据全部或者部分清除掉，并且对Flash芯片中的数据存储记录信息进行清除。数据擦除可以通过两种方式实现：一种是通过设备中嵌入式系统单元自带的拨码开关对EMMC阵列存储的所有数据进行擦除；另一种是上位机控制网口/串口对全部数据或者部分数据进行擦除。
[0077] 本实施例公开的一种数据存储设备，采用了FPGA+EMMC阵列，由于EMMC芯片采用MLC存储类型，集成了CRC校验功能，成本低廉，且其集成度高，体积小，采用BGA封装方式，抗震好，因此，本实施例公开的数据存储设备应用灵活，且能够保证数据存储较低的误码率，进而能够提高数据存储的效率。而且，该数据存储设备配置了嵌入式系统单元，能够实现对FPGA的控制，因此，本实施例公开的数据存储设备具有很好的独立性。而且，多片EMMC芯片并行组成EMMC阵列，能够提高数据的存储速率。
[0078] 本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
[0079] 对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
