[0001] 本申请涉及通信技术领域，具体而言，涉及一种处理器的通信方法、装置、电子设备及存储介质。

[0002] 在嵌入式系统中，会使用大量的总线进行设备间互联，总线的一般组成包括“物理层、链路层、传输层”。在工控场景，总线使用量较大，而总线协议多种多样，这对于工控场景的控制器设计带来了挑战，难以找出一款处理器适配多种工业嵌入式场景。

[0003] 相关技术中，会与许多外设通过多条总线与处理器通信，例如要使用5条总线，常见的灵活实现总线的方法，通常由含有并行处理能力的模块实现，例如，FPGA(Field‑Programmable Gate Array，现场可编程门阵列)芯片，各条总线之间硬件独立、相互不受影响。

[0004] 但是，相关技术中，处理器通过多条总线与外设通信时，需要增加额外的芯片，导致成本增加。

[0058] 为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。

[0059] 因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

[0060] 在本申请的描述中，需要说明的是，若出现术语“上”、“下”、等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

[0061] 此外，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

[0062] 需要说明的是，在不冲突的情况下，本申请的实施例中的特征可以相互结合。

[0063] 本申请实施例提供一种处理器的通信方法，应用于电子设备中的处理器，该处理器中包括：多个发送GPIO(General Purpose Input Output，通用输入输出)引脚；多个发送GPIO引脚分别与多个总线收发器的输入端通信连接。

[0064] 其中，发送GPIO引脚和总线收发器的输入端是一一对应的关系，也就是说一个发送GPIO引脚通信连接一个总线收发器的输入端。

[0065] 在一些实施方式中，处理器中存在第一组GPIO引脚，该组GPIO引脚中包括多个GPIO引脚，将第一组GPIO引脚配置为输出，则第一组GPIO引脚中的多个GPIO引脚被配置为多个发送GPIO引脚，将各发送GPIO引脚连接到各总线收发器的输入端。

[0066] 以下对本申请实施例提供一种处理器的通信方法进行解释说明。

[0067] 图1为本申请实施例提供的一种处理器的通信方法的流程示意图一，如图1所示，该方法可以包括：

[0068] S101、获取多个第一业务的数据。

[0069] 在一些实施方式中，从发送缓冲器中读取多个第一业务的数据，多个第一业务的数据的计量单位为字节(Byte)；对多个第一业务的数据进行单位转换，得到多个第一业务的转换后的数据；多个第一业务的转换后的数据单位为比特(Bit)。

[0070] 需要说明的是，一个第一业务的转换后的数据通过同一个目标发送GPIO引脚串行传输，不同第一业务的转换后的数据通过不同的目标发送GPIO引脚串行传输。

[0071] S102、在多个发送GPIO引脚中，确定不存在冲突的多个目标发送GPIO引脚。

[0072] 其中，多个发送GPIO引脚通过多个总线与多个总线收发器连接。

[0073] 可选地，多个总线中可以包括低速总线和/或高速总线，示例的，低速总线可以包括下述中至少一项：uart(Universal Asynchronous Receiver/Transmitter，通用异步收发器)、SPI(Serial Peripheral Interface，串行外设接口)、IIC(IIC(Inter‑Integrated Circuit)其实是IICBus简称，所以中文应该叫集成电路总线)。高速总线可以包括下述中的至少一项：eth(Ethernet，是一种计算机网络技术，用于连接局域网中的设备，通过电缆或无线方式传输数据)、pcie(Peripheral Component Interconnect Express，一种高速串行计算机扩展总线标准)。

[0074] 在本申请实施例中，多个发送GPIO引脚中存在冲突的发送GPIO引脚，是指该发送GPIO引脚对应的总线处于占用状态，无法采用该发送GPIO引脚对应的总线发送数据，进行数据的传输。所以，需要确定出多个发送GPIO引脚中不存在冲突的多个目标发送GPIO引脚，这些多个目标发送GPIO引脚对应的总线未处于占用状态，可以进行数据传输。

[0075] S103、采用多个目标发送GPIO引脚，向多个总线收发器的输入端发送多个第一业务的数据，以使多个总线收发器将多个第一业务的数据分别发送至多个外接设备上。

[0076] 其中，多个目标发送GPIO引脚可以为多个发送GPIO引脚中的全部引脚，或者部分引脚。

[0077] 在一些实施方式中，当多个目标发送GPIO引脚的数量大于多个第一业务的数量，从多个目标发送GPIO引脚中确定与多个第一业务数量相同的目标发送GPIO引脚，来发送多个第一业务的数据。当多个目标发送GPIO引脚的数量小于多个第一业务的数量，根据多个第一业务的优先级采用多个目标发送GPIO引脚分批发送多个第一业务的数据。

[0078] 在实际应用中，同一第一业务的数据串行通过同一目标发送GPIO引脚发送至对应的总线上，继而通过该总线传输至与该目标发送GPIO引脚通信连接的总线收发器的输入端。该总线收发器将该第一业务的数据传输至总线控制器上，采用该总线控制器将该第一业务的数据发送至外接设备上。

[0079] 综上所述，本申请实施例提供一种处理器的通信方法，该处理器中包括：多个发送输入输出GPIO引脚；多个发送GPIO引脚分别与多个总线收发器的输入端通信连接，该方法包括：获取多个第一业务的数据；在多个发送GPIO引脚中，确定不存在冲突的多个目标发送GPIO引脚；采用多个目标发送GPIO引脚，向多个总线收发器的输入端发送多个第一业务的数据，以使多个总线收发器将多个第一业务的数据分别发送至多个外接设备上。采用处理器中多个目标发送GPIO引脚与多个总线收发器通信，可以同时将多个第一业务的数据通过不存在冲突的多个目标发送GPIO引脚、多个总线收发器发送至多个外接设备上，无需添加额外的芯片，整个过程采用处理器中的发送GPIO引脚进行数据传输，节省了处理器通过多条总线与外设通信时的成本。

[0080] 可选地，图2为本申请实施例提供的一种处理器的通信方法所基于的系统架构示意图，如图2所示，处理器可以包括：GPIOA0引脚、GPIOA1引脚、GPIOA2引脚、GPIOA3引脚、GPIOA4引脚等多个发送GPIO引脚。多个总线收发器包括：Can0、Can1、Can2、Can3、Can4。其中，GPIOA0引脚、GPIOA1引脚、GPIOA2引脚、GPIOA3引脚、GPIOA4引脚为第一组GPIO引脚，可以称为GPIOA引脚。

[0081] 其中，GPIOA0引脚与Can0T(T是指输入端)连接、GPIOA1引脚与Can1T连接、GPIOA2引脚与Can2T连接、GPIOA3引脚与Can3T连接、GPIOA4引脚与Can4T连接。

[0082] 当然，图2仅为一种示例，本申请实施例中对于多个发送GPIO引脚的数量，以及多个总线收发器的数量不进行具体限制。

[0083] 可选地，处理器还包括：多个接收GPIO引脚，多个接收GPIO引脚分别与多个总线收发器的接收端通信连接，该方法还包括：

[0084] 采用多个接收GPIO引脚，接收多个总线收发器的输出端发送的多个第二业务的数据。

[0085] 在一些实施方式中，多个总线收发器的输出端通过多个总线向多个接收GPIO引脚发送多个第二业务的数据。其中，一个第二业务的数据通过同一个总线收发器、同一个接收GPIO引脚进行串行传输。

[0086] 在本申请实施例中，处理器中存在第二组GPIO引脚，第二组GPIO引脚中包括多个GPIO引脚，将第二组GPIO引脚配置为输入，则第二组GPIO引脚中的多个GPIO引脚被配置为多个接收GPIO引脚，将各接收GPIO引脚连接到各总线收发器的输出端。

[0087] 需要说明的是，将所有发送GPIO引脚映射到第一组GPIO引脚中，将所有接收GPIO引脚映射到第二组GPIO引脚中，这样可以同时控制多个发送GPIO引脚输出总线波形，或者采用多个接收GPIO引脚同时对多条总线进行采样。

[0088] 如图2所述处理器可以包括：GPIOB0引脚、GPIOB1引脚、GPIOB2引脚、GPIOB3引脚、GPIOB4引脚等多个发送GPIO引脚。多个总线收发器包括：Can0、Can1、Can2、Can3、Can4。其中，GPIOB0引脚、GPIOB1引脚、GPIOB2引脚、GPIOB3引脚、GPIOB4引脚为第二组GPIO引脚，可以称为GPIOB引脚。

[0089] 其中，GPIOB0引脚与Can0R(R是指输入端)连接、GPIOB1引脚与Can1R连接、GPIOB2引脚与Can2R连接、GPIOB3引脚与Can3R连接、GPIOB4引脚与Can4R连接。

[0090] 当然，图2仅为一种示例，本申请实施例中对于多个接收GPIO引脚的数量，以及多个总线收发器的数量不进行具体限制。

[0091] 可选地，上述采用多个接收GPIO引脚，接收多个总线收发器的输出端发送的多个第二业务的数据的过程，可以包括：

[0092] 采用多个接收GPIO引脚，根据多个第二业务的类型对应的工作频率、延时以及业务优先级，接收多个总线收发器的输出端发送的多个第二业务的数据。

[0093] 在一些实施方式中，接收多个第二业务的数据的任务为第一硬实时业务，其调度周期为外接总线的最小波特周期的1/5，即调度周期为200ns(纳秒)，多个接收GPIO引脚由第一硬实时业务统一控制。如图2所示，第一硬实时业务，通过多个接收GPIO引脚并口输入，以最高采样率工作。

[0094] 另外，在接收到多个第二业务的数据后，可以对多个第二业务的数据进行滤波处理，得到多个第二业务的滤波后的数据。其中，滤波处理的过程可以消除信号噪声的干扰。

[0095] 在本申请实施例中，对采用多个接收GPIO引脚接收到多个第二业务的数据进行单位转换，多个第二业务的数据的计量单位为比特，多个第二业务的转换后的数据的计量单位为字节，将多个第二业务的转换后的数据输出到接收缓冲器中，每个接收GPIO引脚对应接收缓冲器中的一个比特。

[0096] 如图2所示，将单位由比特转换为字节，多个第二业务的数量可以为5个，得到的多个业务数据的转换后的数据包括：B1byte(字节)、B2byte、B3byte、B4byte、B5byte。

[0097] 可选地，上述S103中采用多个目标发送GPIO引脚，向多个总线收发器的输入端发送多个第一业务的数据的过程，可以包括：

[0098] 采用多个目标发送GPIO引脚，根据多个第一业务的类型对应的工作频率、延时以及业务优先级，向多个总线收发器的输入端发送多个第一业务的数据。

[0099] 其中，不同业务类型对应的工作频率、延时、业务优先级不同。

[0100] 在本申请实施例中，发送多个第一业务的数据的任务为第二硬实时任务，调度周期为外接总线的最小波特周期1us(微秒)，多个目标发送GPIO引脚由第二硬实时业务统一控制。如图2所示，第二硬实时业务通过多个目标发送GPIO引脚并口输出，以最高波特率工作。

[0101] 在本申请实施例中，多个第一业务的转换后的数据单位为比特，多个第一业务的转换后的数据中的每一个比特对应一个发送GPIO引脚，将发送缓冲器中多个第一业务的数据输出到多个目标发送GPIO引脚中。

[0102] 如图2所示，从普通实时业务、高层协议帧、应用层任务等中获取多个第一业务的数据，多个第一业务的数据的单位为字节，例如多个第一任务的数量为5个，分别包括：B1byte、B2byte、B3byte、B4byte、B5byte。将单位由字节转换为比特之后，再采用多个发送GPIO引脚进行发送。

[0103] 需要说明的是，在多条总线同时存在的场景中，延时这个关键指标，通常受到硬件资源影响和软件资源影响。其中，硬件资源影响主要包括：处理器的处理速度、引脚翻转速度等。软件资源影响主要包括：OS(Operating System，操作系统)、调度算法等。

[0104] 所以，不论是多个接收GPIO引脚接收多个第二业务的数据的场景，还是多个目标发送GPIO引脚发送多个第一业务的数据的场景，本申请实施例中对业务进行了分类，根据不同的业务类型采用不同的工作频率、延时、业务优先级来进行业务数据的传输，确保不同类型的业务数据能够进行可靠、满足实际需求的传输。

[0105] 可选地，业务类型包括：硬实时业务类型、高实时业务类型、普通实时业务类型。

[0106] 其中，硬实时业务类型的业务优先级高于高实时业务类型的业务优先级；高实时业务类型的业务优先级高于普通实时业务类型的业务优先级。硬实时业务通过硬件实时器来保证，高实时业务在硬件实施不占用处理器的情况下运行，普通实时业务在硬实时业务和高实时业务均不占用处理器的情况下运行。

[0107] 在本申请实施例中，硬实时业务类型的业务包括：数据输出、数据采集等业务；高实时业务类型的业务包括：冲突检测、应答ACK(Acknowledge character，确认字符)、错误检查即完整性检测等业务；普通实时业务类型的业务包括：消息帧化、消息过滤、再发送控制业务。

[0108] 在一些实施方式中，硬实时业务的工作频率高于高实时业务的工作频率，硬实时业务的最高延时小于高实时业务的最高延迟。普通实时业务由高实时业务触发，以业务包为单位，工作频率是弹性的，普通实时业务的工作频率小于高实时业务的工作频率。如图2所示，针对高实时业务，以波特率为最小工作周期。

[0109] 示例的，硬实时业务的工作频率可以为25MHz(兆赫)，硬实时业务的最高延时可以为40ns；高实时业务的工作频率可以为1MHz，高实时业务的最高延迟可以为1us，普通实时业务的工作频率小于1MHz。

[0110] 需要注意的是，首先要保证硬实时业务，此类型的业务主要涉及到硬件操作，功能较单一。本申请实施例中，通过硬件时钟中断保证硬实时业务的最高优先级，每次时钟到来时，硬实时业务必先被执行。

[0111] 可选地，图3为本申请实施例提供的一种处理器的通信方法的流程示意图二，如图3所示，采用多个接收GPIO引脚，接收多个总线收发器的输出端发送的多个第二业务的数据，包括：

[0112] S201、根据多个发送GPIO引脚所传输的多个第一业务的数据，以及多个接收GPIO引脚所传输的多个第二业务的数据，对多个发送GPIO引脚进行冲突检测，得到冲突检测结果。

[0113] 其中，冲突检测结果用于指示多个发送GPIO引脚中是否具有存在冲突的发送GPIO引脚。

[0114] 在一些实施方式中，对多个发送GPIO引脚所输出的多个第一业务的数据，和多个接收GPIO引脚所读取到的多个第二业务的数据进行比对，判断两者是否相等，可以得到针对多个发送GPIO引脚的冲突检测结果。

[0115] S202、若冲突检测结果指示多个发送GPIO引脚中的部分发送GPIO引脚存在冲突，向部分发送GPIO引脚对应的比特开关发送冲突指示信息，以基于冲突指示信息关闭部分发送GPIO引脚对应的比特开关。

[0116] 其中，部分发送GPIO引脚可以为：多个发送GPIO引脚中的至少一个发送GPIO引脚。如图2所示，在多个发送GPIO引脚接收到多个第一业务的数据之后，进行冲突检测，并将冲突指示信息发送至部分发送GPIO引脚对应的比特开关。

[0117] 在本申请实施例中，每个发送GPIO引脚均具有对应的比特开关，针对多个发送GPIO引脚中存在冲突的部分发送GPIO引脚，可以向存在冲突的部分发送GPIO引脚发送冲突指示，这样可以关闭存在冲突的部分发送GPIO引脚所对应的比特开关，则存在冲突的部分发送GPIO引脚会停止进行数据传输。这样可以避免存在冲突的发送GPIO引脚参与数据传输，使得通过多个发送GPIO引脚向多个总线收发器传输数据的方式更加可靠。

[0118] 可选地，图4为本申请实施例提供的一种处理器的通信方法的流程示意图三，如图4所示，上述S102中在多个发送GPIO引脚中，确定不存在冲突的多个目标发送GPIO引脚的过程，可以包括：

[0119] S301、判断多个发送GPIO引脚对应的多个比特开关是否开启。

[0120] 需要说明的是，多个发送GPIO引脚中存在冲突的发送GPIO引脚，其比特开关是关闭的；多个发送GPIO引脚中不存在冲突的发送GPIO引脚，其比特开关是开启的。比特开关是基于冲突指示来进行关闭的。

[0121] S302、若多个发送GPIO引脚对应的多个比特开关中，存在未开启的比特开关，则关闭未开启的比特开关对应的发送GPIO引脚，以及所通信连接的目标总线收发器对应的发送功能。

[0122] 在本申请实施例中，未开启的比特开关对应的发送GPIO引脚，是存在冲突的发送GPIO引脚。也就是说该存在冲突的发送GPIO引脚和目标总线收发器之间的总线处于占用状态。关闭存在冲突的发送GPIO引脚，以及目标总线收发器对应的发送功能，可以避免目标总线收发器对应的总线处于占用的情况下，采用该总线进行数据传输，所引起的数据传输不可靠的问题。

[0123] S303、在剩余开启的比特开关对应的发送GPIO引脚中，确定多个目标发送GPIO引脚。

[0124] 值得说明的是，若剩余开启的比特开关对应的发送GPIO引脚的数量，小于或者等于多个第一业务的数量，则将剩余开启的比特开关对应的发送GPIO引脚直接作为多个目标发送GPIO引脚。

[0125] 另外，若剩余开启的比特开关对应的发送GPIO引脚的数量，大于多个第一业务的数量，则从剩余开启的比特开关对应的发送GPIO引脚中，选择与多个第一业务的数量相等的引脚，作为多个目标发送GPIO引脚。

[0126] 可选地，图5为本申请实施例提供的一种处理器的通信方法的流程示意图四，如图5所示，在上述采用多个接收GPIO引脚，接收多个总线收发器的输出端发送的多个第二业务的数据的过程之后，该方法还可以包括：

[0127] S401、分别判断多个第二业务的数据是否完整。

[0128] 其中，判断多个第二业务的数据是否完整的流程，属于高实时业务类型的业务。针对高实时业务，对单比特内的信息进行处理，可以使用轻量级RTOS(Real Time Operate System，实时操作系统)或者裸核硬件进行触发。

[0129] 在一些实施方式中，采用多个接收GPIO引脚，通过多条总线读取到多个总线收发器的输出端发送多个第二业务的数据；多个第二业务的数据的单位为比特，将多个第二业务的数据同时分装入多个数组中，形成多条总线对应的接收信息，该接收信息是指单位为字节的多个第二业务的数据。其中，每当一个字节填充满之后，便立即进行数据的完整性检测。

[0130] 如图2所示，针对单位为Byte的多个第二业务的数据：B1byte、B2byte、B3byte、B4byte、B5byte，进行完整性检查之后，进入普通实时业务、高层协议帧、应用层任务等流程。

[0131] 需要说明的是，可以依次判断多个第二业务的数据是否完整，也可以同时判断多个第二业务的数据是否完整，还可以其它次序判断多个第二业务的数据是否完整，本申请实施例对此不进行具体限制。

[0132] S402、若完整，则向多个发送GPIO引脚对应的多个确认开关发送确认信号。

[0133] 其中，每个发送GPIO引脚均具有对应的一个确认开关。

[0134] 在本申请实施例中，多个发送GPIO引脚和多个接收GPIO引脚之间具有一一对应的关系，具有对应关系的一个发送GPIO引脚和一个GPIO引脚分别连接同一总线收发器的输入端和接收端。

[0135] 值得说明的是，若一个接收GPIO引脚所接收到的一个第二业务的数据完整，则向和该接收GPIO引脚具有对应关系的一个发送GPIO引脚对应的确认开关发送确认信号。反之，若一个接收GPIO引脚所接收到的一个第二业务的数据不完整，则向和该接收GPIO引脚具有对应关系的一个发送GPIO引脚对应的确认开关发送错误信号。

[0136] 可选地，上述S103中采用多个目标发送GPIO引脚，向多个总线收发器的输入端发送多个第一业务的数据的过程，可以包括：

[0137] 若多个目标发送GPIO引脚对应的比特开关均开启，且，多个目标发送GPIO引脚对应的多个确认开关均接收到确认信号，则采用多个目标发送GPIO引脚，向多个总线收发器的输入端发送多个第一业务的数据。

[0138] 在本申请实施例中，当目标发送GPIO引脚对应的比特开关开启，说明该目标发送GPIO引脚不存在冲突，该目标发送GPIO引脚对应的总线处于未占用状态。当目标发送GPIO引脚对应的确认开关接收到确认信号，说明和该目标发送GPIO引脚具有对应关系的接收GPIO引脚可以准确、完整的接收总线收发器通过总线所传输的数据。采样这样的多个目标发送GPIO引脚，通过多条总线向多个总线收发器的输入端发送多个第一业务的数据，可以实现多个第一业务的数据的高效、准确、可靠的并行发送。

[0139] 综上所述，本申请实施例中将多条总线的相同功能设计到同一模块中，采用处理器的多个GPIO引脚作为多条总线的发送硬件，可以同时实现多条总线信号的发送或者接收。另外，使用simd指令(Single Instruction Multiple Data，是一种并行指令)可以同时操作多个参数。例如当多个接收GPIO引脚收取到多个第二任务完整字节的数据后，可以将这些数据同时加入到各个数组中。

[0140] 而且，按照总线协议对于实时性要求的不同，将功能模块进行拆分，分为硬实时业务(数据输出、数据采样)、高实时业务(冲突检测、应答ACK、错误检查)、普通实时任务(消息帧化、消息过滤、再发送控制)，设计任务调度方案保证各个优先级任务的实时性要求，同时使用处理器的GPIO组包含多条引脚、以及simd指令同时操作多个操作数的特点，同时实现多条数据线的同时操作，实现的多条总线的实时性要求，最大限度的发挥处理器的能力。

[0141] 下述对用以执行本申请所提供的处理器的通信方法的处理器的通信装置、电子设备及存储介质等进行说明，其具体的实现过程以及技术效果参见上述处理器的通信方法的相关内容，下述不再赘述。

[0142] 图6为本申请实施例提供的一种处理器的通信装置的结构示意图，所述处理器中包括：多个发送输入输出GPIO引脚；多个所述发送GPIO引脚分别与多个总线收发器的输入端通信连接，如图6所示，该装置包括：

[0143] 所述装置包括：

[0144] 获取模块101，用于获取多个第一业务的数据；

[0145] 确定模块102，用于在多个所述发送GPIO引脚中，确定不存在冲突的多个目标发送GPIO引脚；

[0146] 发送模块103，用于采用多个所述目标发送GPIO引脚，向多个所述总线收发器的输入端发送多个所述第一业务的数据，以使多个所述总线收发器将多个所述第一业务的数据分别发送至多个外接设备上。

[0147] 可选地，所述处理器还包括：多个接收GPIO引脚，多个所述接收GPIO引脚分别与多个所述总线收发器的接收端通信连接，所述装置还包括：

[0148] 接收模块，用于采用多个所述接收GPIO引脚，接收多个所述总线收发器的输出端发送的多个第二业务的数据。

[0149] 可选地，所述接收模块，具体用于采用多个所述接收GPIO引脚，根据多个所述第二业务的类型对应的工作频率、延时以及业务优先级，接收多个所述总线收发器的输出端发送的多个所述第二业务的数据。

[0150] 可选地，所述发送模块103，具体用于采用多个所述目标发送GPIO引脚，根据多个所述第一业务的类型对应的工作频率、延时以及业务优先级，向多个所述总线收发器的输入端发送多个所述第一业务的数据。

[0151] 可选地，业务类型包括：硬实时业务类型、高实时业务类型、普通实时业务类型；

[0152] 其中，所述硬实时业务类型的业务优先级高于所述高实时业务类型的业务优先级；所述高实时业务类型的业务优先级高于所述普通实时业务类型的业务优先级。

[0153] 可选地，所述接收模块，具体用于根据多个所述发送GPIO引脚所传输的所述多个第一业务的数据，以及多个所述接收GPIO引脚所传输的所述多个第二业务的数据，对多个所述发送GPIO引脚进行冲突检测，得到冲突检测结果；若所述冲突检测结果指示多个所述发送GPIO引脚中的部分发送GPIO引脚存在冲突，向所述部分发送GPIO引脚对应的比特开关发送冲突指示信息，以基于所述冲突指示信息关闭所述部分发送GPIO引脚对应的比特开关。

[0154] 可选地，所述确定模块102，具体用于判断多个所述发送GPIO引脚对应的多个比特开关是否开启；若多个所述发送GPIO引脚对应的多个比特开关中，存在未开启的比特开关，则关闭所述未开启的比特开关对应的发送GPIO引脚，以及所通信连接的目标总线收发器对应的发送功能；在剩余开启的比特开关对应的发送GPIO引脚中，确定多个所述目标发送GPIO引脚。

[0155] 可选地，所述装置还包括：

[0156] 判断模块，用于分别判断多个所述第二业务的数据是否完整；

[0157] 所述发送模块103，还用于若完整，则向多个所述发送GPIO引脚对应的多个确认开关发送确认信号。

[0158] 可选地，所述发送模块103，具体用于若多个所述目标发送GPIO引脚对应的比特开关均开启，且，多个所述目标发送GPIO引脚对应的多个确认开关均接收到所述确认信号，则采用多个所述目标发送GPIO引脚，向多个所述总线收发器的输入端发送多个所述第一业务的数据。

[0159] 上述装置用于执行前述实施例提供的方法，其实现原理和技术效果类似，在此不再赘述。

[0160] 以上这些模块可以是被配置成实施以上方法的一个或多个集成电路，例如：一个或多个特定集成电路(Application Specific Integrated Circuit，简称ASIC)，或，一个或多个微处理器(digital singnal processor，简称DSP)，或，一个或者多个现场可编程门阵列(Field Programmable Gate Array，简称FPGA)等。再如，当以上某个模块通过处理元件调度程序代码的形式实现时，该处理元件可以是通用处理器，例如中央处理器(Central Processing Unit，简称CPU)或其它可以调用程序代码的处理器。再如，这些模块可以集成在一起，以片上系统(system‑on‑a‑chip，简称SOC)的形式实现。

[0161] 图7为本申请实施例提供的一种电子设备的结构示意图，如图7所示，该电子设备可以包括：处理器201、存储器202。

[0162] 其中，存储器202用于存储程序，处理器201调用存储器202存储的程序，以执行上述方法实施例。具体实现方式和技术效果类似，这里不再赘述。

[0163] 可选地，本申请还提供一种程序产品，例如计算机可读存储介质，包括程序，该程序在被处理器执行时用于执行上述方法实施例。

[0164] 在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

[0165] 所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

[0166] 另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

[0167] 上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(英文：processor)执行本申请各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(英文：Read‑Only Memory，简称：ROM)、随机存取存储器(英文：Random Access Memory，简称：RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

[0168] 以上仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。