[0001] 本发明涉及半导体技术领域，尤其涉及一种待测元件标称值、失配特性的测试结构及测试方法。

[0002] 随着半导体工艺技术的不断发展，准确的待测元件的标称值以及失配特性的测量对评估工艺稳定性非常重要。现有的测量待测元件的标称值以及失配特性的测试结构包括基于电荷的电容测量结构、电荷注入诱导无误差结构。

[0003] 在基于电荷的电容测量结构中，采用PMOS和NMOS器件的镜像对称结构，通过测量镜像对称结构的左、右电路的电流值，进而测量电容的失配特性，但以上方案测量出的电容值同时包括PMOS和NMOS器件的其他电容，导致电容值的测量不准确，且不能用于小电容失配测量。

[0004] 在电荷注入诱导无误差结构中，可以通过测试排除其他寄生电容，以提高测试精度，但这种测试结构和方法不能用于电容失配测试。

[0031] 由背景技术可以了解现有的测试结构中存在不能兼顾测量的准确性以及测量对象单一的问题，现结合现有测试结构分析原因：

[0032] 图1是一种基于电荷的电容测试结构的结构示意图。

[0033] 请参考图1，测试结构包括：第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1、第二NMOS管NM2、第一电流计I’、第二电流计I、第一金属互连线Metal1及第二金属互连线Metal2，其中，所述第一PMOS管PM1与所述第一NMOS管NM1构成第一反相器，所述第二PMOS管PM2与所述第二NMOS管NM2构成第二反相器。

[0034] 下面对图1的基于电荷的电容测试结构(Charge‑Based  Capacitance Measurement)的工作原理进行说明。

[0035] 图1中第一反相器侧连接电容校准结构，而第二反相器侧连接接地的待测电容结构，第一电流计I’及第二电流计I分别测量流经第一反相器和第二反相器的电流，而第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1和第二NMOS管NM2的输入信号则分别由两个非交叠的时钟信号V1和V2进行控制，时钟信号V1和V2的频率相同，但信号周期中的占空比不同，即V1的低电平持续时间完全包含V2的低电平持续时间，而V2的高电平持续时间完全包含V1的高电平持续时间，保证在测量电容值的任一时刻，在一个反相器中，NMOS和PMOS管中只有一个器件可以导通。

[0036] 当PMOS管导通NMOS管截止时，右边测试结构中的待测电容结构被充电；当NMOS管导通PMOS管截止时，这些电荷被释放到接地端，PMOS管和NMOS管可分别实现对待测电容结构的充放电，其电荷变化所引起的电流则可通过电流计测得，从而待测电容CDUT可通过如下公式进行计算：

[0037] I‑I′＝CDUT·Vdd·f，其中f为时钟信号V1和V2的信号频率，Vdd为电源电压。

[0038] 以上方案中，通过在左右两侧加电容，进而测量出待测电容值，但两条金属互连线Metal1及Metal2的加入会给测量结构带来寄生电容的影响，进而影响待测电容值的测量精度，且上述方案无法测量电容的失配特性。

[0039] 图2是一种电荷注入诱导无误差结构的结构示意图。

[0040] 请参考图2，所述电荷注入诱导无误差结构(Charge‑Injection Induced‑Error‑Free)包括：PMOS管Vp、NMOS管VN、电流计A、待测电容C，以及PAD控制电路，其中，所述电荷注入诱导无误差结构中还包括寄生电容CP。

[0041] 以上方案中，仅通过单边MOS管测试排除其他寄生电容，以提高待测电容C的测试精度，但额外电路的加入也会给测量结构带来寄生电容的影响，且这种测试结构同样不能用于电容失配测试。

[0042] 此外，图1和图2所提供的方案均只提及待测电容值的测量，但未提及如何针对不同类型的待测元件的值或失配特性进行测量。

[0043] 为解决上述问题，本发明的技术方案提供了一种待测元件标称值的测试结构，所述测试结构具有第一待测元件，在测量待测元件的标称值的时候，将第一待测电阻连接至所述反相电路中的第一输出端，通过测量并比较流经第一PMOS管的电流和流经第二PMOS管的电流，获得第一待测元件在充电状态下的电流，排除寄生元件产生的电流的影响，进而计算出所述第一待测元件的标称值，使得所述第一待测元件的标称值能够被精准地测量，进一步能够测量出电路的性能。

[0044] 为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

[0045] 图3是本发明实施例提供的一种待测元件标称值的测试结构的结构示意图一。

[0046] 待测元件标称值的测试结构包括：反相电路、第一待测元件101。

[0047] 所述反相电路包括：第一PMOS管PM1、第一NMOS管NM1、第二PMOS管PM2、第二NMOS管NM2、第一输出端和第二输出端。

[0048] 所述第一PMOS管PM1的栅极连接所述第二PMOS管PM2的栅极，所述第一PMOS管PM1的漏极连接所述第一输出端和所述第一NMOS管NM1的漏极，所述第二PMOS管PM2的漏极连接所述第二输出端和所述第二NMOS管NM2的漏极。

[0049] 所述第一NMOS管NM1的栅极连接所述第二NMOS管NM2的栅极，所述第一NMOS管NM1的源极和所述第二NMOS管NM2的源极均接地。

[0050] 所述第一待测元件101的第一端连接所述第一输出端。

[0051] 其他的实施例中，所述第一PMOS管的源极和所述第二PMOS管的源极连接至同一电源电压端。

[0052] 本发明技术方案提供的待测元件标称值的测试结构中具有第一待测元件，在测量待测元件的标称值的时候，将第一待测电阻连接至所述反相电路中的第一输出端，通过测量并比较流经第一PMOS管的电流和流经第二PMOS管的电流，获得第一待测元件在充电状态下的电流，排除寄生元件产生的电流的影响，进而计算出所述第一待测元件的标称值，使得所述第一待测元件的标称值能够被精准地测量，进一步能够测量出电路的性能。

[0053] 本实施例中，请参考图4、图5以及图6，所述第一待测元件包括第一待测电阻Ra、第一待测电感La或第一待测电容Ca。

[0054] 其中，当所述第一待测元件为第一待测电阻Ra时，所述第一待测电阻Ra的第一端连接所述第一输出端；当所述第一待测元件为第一待测电感La时，所述第一待测电感La的第一端连接所述第一输出端；当所述第一待测元件为第一待测电容Ca时，所述第一待测电容Ca的第一端连接所述第一输出端。

[0055] 本实施例中，所述待测元件标称值的测试结构中还存在第一寄生元件102以及第二寄生元件202，所述第一寄生元件102和所述第二寄生元件202的类型与第一待测元件的类型保持一致，例如，所述第一待测元件为第一待测电阻Ra时，所述第一寄生元件102为第一寄生电阻Rp1，所述第二寄生元件202为第二寄生电阻Rp2；所述第一待测元件为第一待测电感La时，所述第一寄生元件102为第一寄生电感Lp1，所述第二寄生元件202为第二寄生电感Lp2；所述第一待测元件为第一待测电容Ca时，所述第一寄生元件102为第一寄生电容Cp1，所述第二寄生元件202为第二寄生电容Cp2。

[0056] 其中，所述第一寄生元件102的第一端连接所述第一输出端，所述第一寄生元件102的第二端连接所述第一NMOS管NM1的源极，所述第二寄生元件202的第一端连接所述第二输出端，所述第一寄生元件102的第二端连接所述第二NMOS管NM2的源极。

[0057] 由于本发明技术方案中的第一待测元件包括电阻、电容或电感，使得所述测试结构能够针对不同类型的待测元件进行测量，避免了所述测试结构应用单一性。

[0058] 具体的实施例中，本发明的待测元件包括MIS(金属绝缘体硅)、MIM(金属绝缘体金属)、MOM(金属氧化物金属)的电容。

[0059] 其他的实施例中，第一PMOS管PM1和第二PMOS管PM2为镜像对称结构，第一NMOS管NM1和第二NMOS管NM2为镜像对称结构，其中，PMOS管用于对待测元件充电，NMOS管用于对待测元件放电。

[0060] 本发明的实施例中，所述测试结构还包括第一测量模块(未图示)；所述第一测量模块适于，在充电阶段，施加第一电压至所述第一PMOS管PM1的栅极Vp、所述第二PMOS管PM2的栅极Vp、所述第一NMOS管NM1的栅极Vn和所述第二NMOS管NM2的栅极Vn，使得所述第一PMOS管PM1和所述第二PMOS管PM2在第一导通时间段内导通、所述第一NMOS管NM1和所述第二NMOS管NM2在第一截止时间段内截止，控制所述第一截止时间段包含所述第一导通时间段，施加第一电压至所述第一待测元件的第二端Vapp，测量并比较流经所述第一PMOS管PM1的电流值和流经所述第二PMOS管PM2的电流值，以获得电流差值；根据所述电流差值，得到所述第一待测元件的标称值。

[0061] 相应的，所述第一测量模块还适于，在放电阶段，施加第二电压至所述第一PMOS管PM1的栅极Vp、所述第二PMOS管PM2的栅极Vp、所述第一NMOS管NM1的栅极Vn和所述第二NMOS管NM2的栅极Vn，使得所述第一PMOS管PM1和所述第二PMOS管PM2在第二截止时间段内截止、所述第一NMOS管NM1和所述第二NMOS管NM2在第二导通时间段内导通，控制所述第二截止时间段包含所述第二导通时间段，施加第二电压至所述第一待测元件的第二端Vapp，测量并比较流经所述第一PMOS管PM1的电流值和流经所述第二PMOS管PM2的电流值，以获得电流差值，根据所述电流差值，得到所述第一待测元件的标称值。

[0062] 其中，所述第一电压为所述第二电压的反相信号。

[0063] 具体的，信号发生器施加至第一PMOS管PM1的栅极、所述第一NMOS管NM1的栅极和所述第一待测元件的第二端的所述第一电压和所述第二电压为非重叠的时钟信号。

[0064] 一种实施例中，所述第一电压为地电压Vcc的值，所述第二电压为电源电压Vdd的值。

[0065] 其他的实施例中，所述第一待测元件的第一端连接所述第二输出端，此时，所述第一待测元件的标称值表征为第二PMOS管侧的电路设计性能，测试方法与上述第一待测元件的第一端连接第二输出端时的测试方法相同，在此不再赘述。

[0066] 结合图3对本实施例的待测元件标称值的测试结构的工作原理进行说明：

[0067] 在充电阶段，施加第一电压至所述第一PMOS管PM1的栅极Vp、所述第二PMOS管PM2的栅极Vp、所述第一NMOS管NM1的栅极Vn和所述第二NMOS管NM2的栅极Vn，使得所述第一PMOS管PM1和所述第二PMOS管PM2导通，即所述第一PMOS管PM1的漏极和所述第二PMOS管PM2的漏极处均为高电平状态，施加第一电压至所述第一待测元件101的第二端Vapp，使得所述第一待测元件101的第二端为低电平状态，进而使得所述第一待测元件101的两端产生电位差，电流由所述第一待测元件101的第一端流向第二端，因此所述第一待测元件101处于被充电状态；所述第一NMOS管NM1和所述第二NMOS管NM2截止，即所述第一NMOS和所述第二NMOS管NM2的源极为低电平状态，使得所述第一寄生元件102的第二端和所述第二寄生元件202的第二端均为低电平状态，且本实施例中所述第一寄生元件102的第一端和所述第二寄生元件202的第一端均为高电平状态，进而使得所述第一寄生元件102的两端和所述第二寄生元件202的两端产生电位差，电流由所述第一寄生元件102的第一端流向第二端，及由所述第二寄生元件202的第一端流向第二端，因此所述第一寄生元件102和所述第二寄生元件
202均处于被充电状态。

[0068] 在以上方案中，流经所述第一PMOS管PM1的电流为所述第一待测元件101的充电电流和所述第一寄生元件102的充电电流之和I1，流经所述第二PMOS管PM2的电流为所述第二寄生元件202的充电电流I2，且在第二PMOS管PM2侧未加入任何待测元件，因此第二寄生元件202的电流I2即为电路内产生的寄生元件的电流，由此可见，I1与I2之间的电流差值即为第一PMOS管PM1侧的第一待测元件101的充电电流值，进而根据第一待测元件101的充电电流值，可计算出第一待测元件101的标称值。

[0069] 同理，在放电阶段，施加第二电压至所述第一PMOS管PM1的栅极Vp、所述第二PMOS管PM2的栅极Vp、所述第一NMOS管NM1的栅极Vn和所述第二NMOS管NM2的栅极Vn，使得所述第一PMOS管PM1和所述第二PMOS管PM2截止，即所述第一PMOS管PM1的漏极和所述第二PMOS管PM2的漏极处均为低电平状态，施加第二电压至所述第一待测元件101的第二端Vapp，使得所述第一待测元件101的第二端为高电平状态，进而使得所述第一待测元件101的两端产生电位差，电流由所述第一待测元件101的第二端流向第一端，因此所述第一待测元件101处于被放电状态；所述第一NMOS管NM1和所述第二NMOS管NM2导通，即所述第一NMOS和所述第二NMOS管NM2的源极为高电平状态，使得所述第一寄生元件102的第二端和所述第二寄生元件202的第二端均为高电平状态，且本实施例中所述第一寄生元件102的第一端和所述第二寄生元件202的第一端均为低电平状态，进而使得所述第一寄生元件102的两端和所述第二寄生元件202的两端产生电位差，电流由所述第一寄生元件102的第二端流向第一端，及由所述第二寄生元件202的第二端流向第一端，因此所述第一寄生元件102和所述第二寄生元件202均处于被放电状态。

[0070] 在以上方案中，流经所述第一PMOS管PM1的电流为所述第一待测元件101的放电电流和所述第一寄生元件102的放电电流之和I1，流经所述第二PMOS管PM2的电流为所述第二寄生元件202的放电电流I2，且在第二PMOS管PM2侧未加入任何待测元件，因此第二寄生元件202的电流I2即为电路内产生的寄生元件的电流，由此可见，I1与I2之间的电流差值即为第一PMOS管PM1侧的第一待测元件101的放电电流值，进而根据第一待测元件101的放电电流值，可计算出第一待测元件101的标称值。

[0071] 具体的实施例中，当所述第一待测元件为第一待测电容Ca时，所述第一待测电容值的计算公式如下：Ca＝d(I1‑I2)/dV*f，其中，V为电源电压，f为第一电压和第二电压构成的时钟信号的信号频率。

[0072] 具体的实施例中，当所述第一待测元件为第一待测电阻Ra时，所述第一待测电阻值的计算公式如下：Ra＝dV/d(I1‑I2)，其中，V为电源电压。

[0073] 具体的实施例中，当所述第一待测元件为第一待测电感La时，所述第一待测电感值的计算公式如下：La＝dV/[d(I1‑I2)*f]，其中，V为电源电压，f为第一电压和第二电压构成的时钟信号的信号频率。

[0074] 本发明技术方案还提供了一种待测元件标称值的测试结构的测试方法包括：在充电阶段，施加第一电压至第一PMOS管的栅极、第二PMOS管的栅极、第一NMOS管的栅极和第二NMOS管的栅极，使得所述第一PMOS管和所述第二PMOS管在第一导通时间段内导通、所述第一NMOS管和所述第二NMOS管在第一截止时间段内截止，控制所述第一截止时间段包含所述第一导通时间段，施加第一电压至第一待测元件的第二端，测量并比较流经所述第一PMOS管的电流值和流经所述第二PMOS管的电流值，以获得电流差值，根据所述电流差值，得到所述第一待测元件的标称值。

[0075] 相应的，在放电阶段，施加第二电压至所述第一PMOS管的栅极、所述第二PMOS管的栅极、所述第一NMOS管的栅极和所述第二NMOS管的栅极，使得所述第一PMOS管和所述第二PMOS管在第二截止时间段内截止、所述第一NMOS管和所述第二NMOS管在第二导通时间段内导通，控制所述第二截止时间段包含所述第二导通时间段，施加第二电压至所述第一待测元件的第二端，测量并比较流经所述第一PMOS管的电流值和流经所述第二PMOS管的电流值，以获得电流差值，根据所述电流差值，得到所述第一待测元件的标称值，其中，所述第一电压为所述第二电压的反相信号。

[0076] 下面以第一电压的电压值为0V、第二电压值为1.8V为例，并结合图7，对本实施例的待测元件标称值的测试结构的工作过程进行具体说明：

[0077] 在放电阶段，通过施加第二电压(即1.8V)至第一PMOS管PM1的栅极、第二PMOS管PM2的栅极、第一NMOS管NM1的栅极和第二NMOS管NM2的栅极，使得所述第一PMOS管PM1和所述第二PMOS管PM2在第二截止时间段T1内截止，所述第一NMOS管NM1和第二NMOS管NM2在第二导通时间段T2内导通，其中第二截止时间段T1包含所述第二导通时间段T2，保证在第一PMOS管PM1完全截止的时候导通所述第一NMOS管NM1，以及在第二PMOS管PM2完全截止的时候导通所述第二NMOS管NM2，进而使得第一寄生元件102和第二寄生元件202在第二导通时间段T2内处于放电状态；施加第二电压(即1.8V)至所述第一待测元件101的第二端，使得所述第一待测元件101在T2时间段内处于放电状态。

[0078] 由此可见，在第二导通时间段T2内第一寄生元件102、第二寄生元件202和第一待测元件101均处于放电状态，此时，流经所述第一PMOS管PM1的电流值与流经所述第二PMOS管PM2的电流值之间的电流差值即为一待测元件的放电电流。

[0079] 在充电阶段，通过施加第一电压(即0V)至第一PMOS管PM1的栅极、第二PMOS管PM2的栅极、第一NMOS管NM1的栅极和第二NMOS管NM2的栅极，使得所述第一PMOS管PM1和所述第二PMOS管PM2在第一导通时间段T4内导通，所述第一NMOS管NM1和第二NMOS管NM2在第一截止时间段T5截止，其中第一截止时间段T5包含所述第一导通时间段T4，保证在第一NMOS管NM1完全截止的时候导通所述第一PMOS管PM1，以及在第二NMOS管NM2完全截止的时候导通所述第二PMOS管PM2，进而使得第一寄生元件102和第二寄生元件202在第一导通时间段T4内处于充电状态；施加第一电压(即0V)至所述第一待测元件101的第二端，使得所述第一待测元件101在T4时间段内处于充电状态。

[0080] 由此可见，在第一导通时间段T4内第一寄生元件102、第二寄生元件202和第一待测元件101均处于充电状态，此时，流经所述第一PMOS管PM1的电流值与流经所述第二PMOS管PM2的电流值之间的电流差值即为一待测元件的充电电流。

[0081] 一种实施例中，请继续参考图7，图7中的在第一导通时间段T4和第二截止时间段T1的时间之和为一个测量周期的长度，本发明并不以此为限，其他测量周期的划分均在本发明的保护范围之内。

[0082] 请参考图8和图9，图8是本发明实施例提供的一种待测元件失配特性的测试结构的结构示意图一，图9是本发明实施例提供的一种待测元件失配特性的测试结构的结构示意图二，在本发明的实施例中，待测元件失配特性的测试结构包括第二待测元件202、第二测量模块(未图示)、第二输出端和以上所述待测元件标称值的测试结构。

[0083] 当第一待测元件101为第一待测电阻Ra的时候，所述第二待测元件202包括第二待测电阻Rb，所述第二待测电阻Rb的第一端连接所述第二输出端、第二NMOS管NM2的漏极。

[0084] 所述第二测量模块适于，在第一测量阶段，施加第一电压至第一PMOS管PM1的栅极、第二PMOS管PM2的栅极、第一NMOS管NM1的栅极和所述第二NMOS管NM2的栅极，使得所述第一PMOS管PM1和所述第二PMOS管PM2在第一导通时间段内导通、所述第一NMOS管NM1和所述第二NMOS管NM2在第一截止时间段内截止，控制所述第一截止时间段包含所述第一导通时间段，施加第一电压至所述第一待测电阻Ra的第二端和所述第二待测电阻Rb的第二端，测量流经所述第一PMOS管PM1的第一电流值和流经所述第二PMOS管PM2的第二电流值。

[0085] 在第二测量阶段，施加第二电压至所述第一PMOS管PM1的栅极、所述第二PMOS管PM2的栅极、所述第一NMOS管NM1的栅极和所述第二NMOS管NM2的栅极，使得所述第一PMOS管PM1和所述第二PMOS管PM2在第二截止时间段内截止、所述第一NMOS管NM1和所述第二NMOS管NM2在第二导通时间段内导通，控制所述第二截止时间段包含所述第二导通时间段，施加第一电压至所述第一待测电阻Ra的第二端和所述第二待测电阻Rb的第二端，测量流经所述第一PMOS管PM1的第三电流值和流经所述第二PMOS管PM2的第四电流值；其中，所述第一电压为所述第二电压的反相信号。

[0086] 比较所述第一电流值和所述第三电流值之间的差值，得到第一差值，比较所述第二电流值和所述第四电流值之间的差值，得到第二差值。

[0087] 根据所述第一差值与所述第二差值获得所述第一待测电阻Ra与所述第二待测电阻Rb之间的失配特性。

[0088] 相应的，请参考图10，当所述第一待测元件101为第一待测电感La的时候，所述第二待测元件202还包括第二待测电感Lb，所述第二待测电感Lb的第一端连接所述第二输出端。

[0089] 所述第二测量模块适于，在第一测量阶段，施加第一电压至所述第一PMOS管PM1的栅极、所述第二PMOS管PM2的栅极、所述第一NMOS管NM1的栅极和所述第二NMOS管NM2的栅极，使得所述第一PMOS管PM1和所述第二PMOS管PM2在第一导通时间段内导通、所述第一NMOS管NM1和所述第二NMOS管NM2在第一截止时间段内截止，控制所述第一截止时间段包含所述第一导通时间段，施加第一电压至所述第一待测电感La的第二端和所述第二待测电感Lb的第二端，测量流经所述第一PMOS管PM1的第一电流值和流经所述第二PMOS管PM2的第二电流值；其中，所述第一电压为所述第二电压的反相信号。

[0090] 在第二测量阶段，施加第二电压至所述第一PMOS管PM1的栅极、所述第二PMOS管PM2的栅极、所述第一NMOS管NM1的栅极和所述第二NMOS管NM2的栅极，使得所述第一PMOS管PM1和所述第二PMOS管PM2在第二截止时间段内截止、所述第一NMOS管NM1和所述第二NMOS管NM2在第二导通时间段内导通，控制所述第二截止时间段包含所述第二导通时间段，施加第一电压至所述第一待测电感La的第二端和所述第二待测电阻Rb的第二端，测量流经所述第一PMOS管PM1的第三电流值和流经所述第二PMOS管PM2的第四电流值。

[0091] 比较所述第一电流值和所述第三电流值之间的差值，得到第一差值，比较所述第二电流值和所述第四电流值之间的差值，得到第二差值。

[0092] 根据所述第一差值与所述第二差值获得所述第一待测电感La与所述第二待测电感Lb之间的失配特性。

[0093] 一种实施例中，施加同一电压信号至所述第一待测元件的第二端和第二待测元件的第二端。

[0094] 另一种实施例中，施加不同电压信号至所述第一待测元件的第二端和第二待测元件的第二端。

[0095] 下面对本实施例的待测元件失配特性的测试结构的工作原理进行说明：

[0096] 在第一测量阶段，施加第一电压至第一PMOS管PM1的栅极、第二PMOS管PM2的栅极、第一NMOS管NM1的栅极和所述第二NMOS管NM2的栅极，使得所述第一PMOS管PM1和所述第二PMOS管PM2导通，即所述第一PMOS管PM1的漏极和所述第二PMOS管PM2的漏极处均为高电平状态，施加第一电压至所述第一待测元件101的第二端和所述第二待测元件202的第二端，使得所述第一待测元件101的第二端和所述第二待测元件202的第二端均为低电平状态，进而使得所述第一待测元件101的两端和所述第二待测元件202的第二端均产生电位差，电流由所述第一待测元件101的第一端流向第二端，因此所述第一待测元件101处于被充电状态；电流由所述第二待测元件202的第一端流向第二端，因此所述第二待测元件202处于被充电状态。

[0097] 所述第一NMOS管NM1和所述第二NMOS管NM2截止，即所述第一NMOS和所述第二NMOS管NM2的源极为低电平状态，使得所述第一寄生元件102的第二端和所述第二寄生元件202的第二端均为低电平状态，且本实施例中所述第一寄生元件102的第一端和所述第二寄生元件202的第一端均为高电平状态，进而使得所述第一寄生元件102的两端和所述第二寄生元件202的两端产生电位差，电流由所述第一寄生元件102的第一端流向第二端，及由所述第二寄生元件202的第一端流向第二端，因此所述第一寄生元件102和所述第二寄生元件202均处于被充电状态。

[0098] 在第一测量阶段中，流经所述第一PMOS管PM1的电流为所述第一待测元件101的充电电流和所述第一寄生元件102的充电电流之和I3，流经所述第二PMOS管PM2的电流为所述第二待测元件202的充电电流和所述第二寄生元件202的充电电流之和I4。

[0099] 在第二测量阶段中，施加第二电压至所述第一PMOS管PM1的栅极、所述第二PMOS管PM2的栅极、所述第一NMOS管NM1的栅极和所述第二NMOS管NM2的栅极，使得所述第一PMOS管PM1和所述第二PMOS管PM2在第二截止时间段内截止，即所述第一PMOS管PM1的漏极和所述第二PMOS管PM2的漏极均为低电平状态，施加第一电压至所述第一待测元件101的第二端和所述第二待测元件202的第二端，使得所述第一待测元件101的第二端和所述第二待测元件202的第二端均为低电平状态，进而使得所述第一待测元件101的两端和所述第二待测元件
202的第二端均无电位差产生，即无电流由所述第一待测元件101的第一端流向第二端，无电流由所述第二待测元件202的第一端流向第二端。

[0100] 所述第一NMOS管NM1和所述第二NMOS管NM2导通，即所述第一NMOS和所述第二NMOS管NM2的源极为高电平状态，使得所述第一寄生元件102的第二端和所述第二寄生元件202的第二端均为高电平状态，且本实施例中所述第一寄生元件102的第一端和所述第二寄生元件202的第一端均为低电平状态，进而使得所述第一寄生元件102的两端和所述第二寄生元件202的两端产生电位差，电流由所述第一寄生元件102的第二端流向第一端，及由所述第二寄生元件202的第二端流向第一端，因此所述第一寄生元件102和所述第二寄生元件202均处于被放电状态。

[0101] 由此可见，在第二测量阶段中，流经所述第一PMOS管PM1的电流仅为所述第一寄生元件102的放电电流I3’，流经所述第二PMOS管PM2的电流仅为所述第二寄生元件202的放电电流I4’。

[0102] 因此，I3与I3’之间的差值即为第一PMOS管PM1侧的第一待测元件101的充电电流值，I4与I4’之间的差值即为第二PMOS管PM2侧的第二待测元件202的充电电流值，进而根据第一待测元件101的充电电流值和第二待测元件202的充电电流值，可计算出第一待测元件101的标称值和第二待测元件202的标称值，进而根据第一待测元件101的标称值和第二待测元件202的标称值之间的差值，计算待测元件的失配特性。

[0103] 具体的实施例中，当所述第一待测元件101为第一待测电阻Ra，第二待测元件202均为第二待测电阻Rb时，

[0104] 第一待测电阻Ra的电阻值为：Ra＝dV/d(I3‑I3’)，第二待测电阻Rb的电阻值为：Rb＝dV/d(I4‑I4’)，其中，V为电源电压，f为第一电压和第二电压构成的时钟信号的信号频率，所述第一待测电阻Ra与所述第二待测电阻Rb之间的失配特性表征为ΔR＝2*(Ra‑Rb)/(Ra+Rb)。

[0105] 具体的实施例中，当所述第一待测元件101位第一待测电感La，第二待测元件202均为第二待测电感Lb时，

[0106] 第一待测电感La的电感值为：La＝dV/[d(I3‑I3’)*f]，第二待测电感Lb的电感值为：Lb＝dV/[d(I4‑I4’)*f]，其中，V为电源电压，f为第一电压和第二电压构成的时钟信号的信号频率，所述第一待测电感La与所述第二待测电感Lb之间的失配特性表征为：ΔL＝2*(La‑Lb)/(La+Lb)。

[0107] 以上方案中，在第一测量阶段，测量流经第一待测元件101和第一寄生元件102的充电电流之和，与第二测量阶段中测量出的第一寄生元件102的放电电流作差，即可得到第一待测元件101的标称值，同理通过上述过程得到第二待测元件202的标称值，最后计算出待测元件的失配特性。

[0108] 其他的实施例中，在第一测量阶段测量流经第一待测元件101和第一寄生元件102的充电电流之和，与在第二测量阶段中测量出的第一寄生元件102的充电电流作差，也可得到第一待测元件101的标称值，同理通过上述过程得到第二待测元件202的标称值，最后计算出待测元件的失配特性。

[0109] 其他的实施例中，在第一测量阶段测量流经第一待测元件101和第一寄生元件102的放电电流之和，与在第二测量阶段中测量出的第一寄生元件102的充电电流作差，也可得到第一待测元件101的标称值，同理通过上述过程得到第二待测元件202的标称值，最后计算出待测元件的失配特性。

[0110] 其他的实施例中，在第一测量阶段测量流经第一待测元件101和第一寄生元件102的放电电流之和，与在第二测量阶段中测量出的第一寄生元件102的放电电流作差，也可得到第一待测元件101的标称值，同理通过上述过程得到第二待测元件202的标称值，最后计算出待测元件的失配特性。

[0111] 以上方案中，由于同一待测元件或寄生元件的充电电流与放电电流相同，因此在第一测量阶段和第二测量阶段可选择不同电流类型进行测量，以及组合作差均能获得失配特性。

[0112] 此外，在本实施例中，提供了在第一测量阶段中第一待测元件和第二待测元件的充电电流的测量过程，以及在第二测量阶段中第一寄生元件102和第二寄生元件202的放电电流的测量过程，且充电电流与放电电流的测量区别在于控制待测元件两端的电平状态或寄生元件两端的电平状态不同，因此在第一测量阶段中第一待测元件和第二待测元件的放电电流的测量过程，以及在第二测量阶段中第一寄生元件102和第二寄生元件202的充电电流的测量过程在此不在赘述。

[0113] 本发明技术方案提供的待测元件失配特性的测试结构中具有第一待测元件和第二待测元件，且第一待测元件包括电阻或电感，第一待测元件包括电阻或电感，在测试待测元件失配特性的时候，将第一待测电阻连接至所述反相电路中的第一输出端，第二待测电阻连接至所述反相电路中的第二输出端，通过测量并比较在充电阶段流经第一PMOS管的电流和在放电阶段流经第二PMOS管的电流，以及在充电阶段流经第一PMOS管的电流和在放电阶段流经第二PMOS管的电流，获得所述第一待测电阻与所述第二待测电阻之间的失配特性，实现了对不同类型的待测元件的失配特性的测试。

[0114] 本发明实施例中还提供一种待测元件失配特性的测试结构的测试方法，包括：在第一测量阶段，施加第一电压至第一PMOS管的栅极、第二PMOS管的栅极、第一NMOS管的栅极和第二NMOS管的栅极，使得所述第一PMOS管和所述第二PMOS管在第一导通时间段内导通、所述第一NMOS管和所述第二NMOS管在第一截止时间段内截止，控制所述第一截止时间段包含所述第一导通时间段，施加第一电压至第一待测电阻的第二端和第二待测电阻的第二端，测量流经所述第一PMOS管的第一电流值和流经所述第二PMOS管的第二电流值。

[0115] 在第二测量阶段，施加第二电压至所述第一PMOS管的栅极、所述第二PMOS管的栅极、所述第一NMOS管的栅极和所述第二NMOS管的栅极，使得所述第一PMOS管和所述第二PMOS管在第二截止时间段内截止、所述第一NMOS管和所述第二NMOS管在第二导通时间段内导通，控制所述第二截止时间段包含所述第二导通时间段，施加第一电压至所述第一待测电阻的第二端和所述第二待测电阻的第二端，测量流经所述第一PMOS管的第三电流值和流经所述第二PMOS管的第四电流值；其中，所述第一电压为所述第二电压的反相信号。

[0116] 比较所述第一电流值和所述第三电流值之间的差值，得到第一差值，比较所述第二电流值和所述第四电流值之间的差值，得到第二差值。

[0117] 根据所述第一差值与所述第二差值获得所述第一待测电阻与所述第二待测电阻之间的失配特性。

[0118] 一种实施例中，在第一测量阶段，施加第一电压至第一PMOS管的栅极、第二PMOS管的栅极、第一NMOS管的栅极和所述第二NMOS管的栅极，使得所述第一PMOS管和所述第二PMOS管在第一导通时间段内导通、所述第一NMOS管和所述第二NMOS管在第一截止时间段内截止，控制所述第一截止时间段包含所述第一导通时间段，施加第一电压至所述第一待测电感的第二端和所述第二待测电感的第二端，测量流经所述第一PMOS管的第一电流值和流经所述第二PMOS管的第二电流值。

[0119] 在第二测量阶段，施加第二电压至所述第一PMOS管的栅极、所述第二PMOS管的栅极、所述第一NMOS管的栅极和所述第二NMOS管的栅极，使得所述第一PMOS管和所述第二PMOS管在第二截止时间段内截止、所述第一NMOS管和所述第二NMOS管在第二导通时间段内导通，控制所述第二截止时间段包含所述第二导通时间段，施加第一电压至所述第一待测电感的第二端和所述第二待测电感的第二端，测量流经所述第一PMOS管的第三电流值和流经所述第二PMOS管的第四电流值；其中，所述第一电压为所述第二电压的反相信号。

[0120] 比较所述第一电流值和所述第三电流值之间的差值，得到第一差值，比较所述第二电流值和所述第四电流值之间的差值，得到第二差值。

[0121] 根据所述第一差值与所述第二差值获得所述第一待测电感与所述第二待测电感之间的失配特性。

[0122] 下面以第一电压的电压值为0V、第二电压值为1.8V为例，并结合图7和图11，对本实施例的待测元件失配特性的测试结构的工作过程进行具体说明：

[0123] 参考图7，在第一测量阶段，通过施加第一电压(即0V)至第一PMOS管的栅极、第二PMOS管的栅极、第一NMOS管的栅极和第二NMOS管的栅极，使得所述第一PMOS管和所述第二PMOS管在第一导通时间段T4内导通，所述第一NMOS管和第二NMOS管在第一截止时间段T5截止，其中第一截止时间段T5包含所述第一导通时间段T4，保证在第一NMOS管完全截止的时候导通所述第一PMOS管，以及在第二NMOS管完全截止的时候导通所述第二PMOS管，进而使得第一寄生元件和第二寄生元件在第一导通时间段T4内处于充电状态；在T6时间段内施加第一电压(即0V)至所述第一待测元件的第二端和所述第二待测元件的第二端，使得所述第一待测元件和所述第二待测元件在T4时间段内处于充电状态，测量在T4时间段内的第一寄生元件和第一待测元件上的充电电流，以及第二寄生元件和第二待测元件上的充电电流。

[0124] 参考图11，在第二测量阶段，通过施加第二电压(即1.8V)至第一PMOS管的栅极、第二PMOS管的栅极、第一NMOS管的栅极和第二NMOS管的栅极，使得所述第一PMOS管和所述第二PMOS管在第二截止时间段T1内截止，所述第一NMOS管和第二NMOS管在第二导通时间段T2内导通，其中第二截止时间段T1包含所述第二导通时间段T2，保证在第一PMOS管完全截止的时候导通所述第一NMOS管，以及在第二PMOS管完全截止的时候导通所述第二NMOS管，进而使得第一寄生元件和第二寄生元件在第二导通时间段T2内处于放电状态；在T7时间段内施加第一电压(即0V)至所述第一待测元件的第二端和所述第二待测元件的第二端，使得所述第一待测元件和所述第一待测元件在T2时间段不产生电流，测量在T2时间段内的第一寄生元件和第二寄生元件上的放电电流。

[0125] 其他的实施例中，请继续参考图11，在第二测量阶段，通过施加第一电压(即0V)至第一PMOS管的栅极、第二PMOS管的栅极、第一NMOS管的栅极和第二NMOS管的栅极，使得所述第一PMOS管和所述第二PMOS管在第一导通时间段T4内导通，所述第一NMOS管和第二NMOS管在第一截止时间段T5截止，其中第一截止时间段T5包含所述第一导通时间段T4，保证在第一NMOS管完全截止的时候导通所述第一PMOS管，以及在第二NMOS管完全截止的时候导通所述第二PMOS管，进而使得第一寄生元件和第二寄生元件在第一导通时间段T4内处于充电状态；在T8时间段内施加第一电压(即0V)至所述第一待测元件的第二端和所述第二待测元件的第二端，使得所述第一待测元件和所述第二待测元件在T4时间段内不产生电流；测量在T4时间段内的第一寄生元件和第二寄生元件上的充电电流。

[0126] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。