一种采样数据处理方法、干扰信号发射方法及其相关装置

一种采样数据处理方法、干扰信号发射方法及其相关装置实质审查发明

技术领域

[0001] 本发明涉及无线信号干扰技术领域，特别涉及一种采样数据处理方法、干扰信号发射方法及其相关装置。

具体实施方式

[0101] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0102] 在无线信号干扰领域，还可以对预知频点进行快速扫描及信号采集，然后依据采集到的信号判断是否存在通信协议信号，并生成基于采集信号且有对抗性和针对性的干扰信号，以在相同频段上发射干扰信号来屏蔽无线通信设备。这种方法相对于同频压制技术在干扰效率上有所提高，但需要更复杂的并行信号处理系统方案和通信协议分析能力，因此增加系统设计难度和提高研发与制造成本。

[0103] 其中一种解决方案可以为：FPGA将并行采样的所有通道的信号直接并行组成一个数据块写入存储器中。如图1所示，例如，有8个采样通道（即具有模数转换功能的采样通道），分别为AD1至AD8，每个采样通道的数字位宽是16bit（比特），第一次采样后，采样通道AD1‑AD8的8个采样通道的采样数据并行组成一个128bit的数据块block1（数据块），第二次采样后，采样通道AD1‑AD8的数据同样组成一个128bit数据块block2，依此类推。然后，将多次采样得到的各个数据块（block1、block2…）依次写入DDR对应地址1、地址2、地址3……，以供上位机需要时读取。由于上位机的性能有限，以及对通信帧分析的算法会占用较多资源，所以上位机每次分析时只对一个采样通道的数据进行分析，即上位机每次读取一个数据块时，只需要利用其中的一个采样通道的数据，例如：如果上位机先针对采样通道AD1的数据进行分析，则在地址1中读出的第一个数据块block1中，只需其中采样通道AD1的数据，而对于采样通道AD2‑AD8的数据是不需要的，再从存储器的地址2中读出block2时同样只需要其中采样通道AD1的数据，以此类推。因为上位机读出的数据块是一个完整的block，但只需数据块block中某个采样通道的数据，所以造成带宽和读取的浪费。

[0104] 例如对于上述8个采样通道，若采样100万个数据，存储器的写地址不断加1直到100万，反之读出地址也是不断加1直到100万。但是由于上位机每次只能对某一采样通道的数据进行分析，每读出一次8个采样通道的所有数据是100万次，而每读出100万次只能完成一个采样通道对应通信频段的通信帧分析，而在需要对其他采样通道进行通信帧分析时，又需要重新读出一次8个采样通道的所有数据，所以最终需要的总读出次数是800万次。本申请实施例在此做出优化，以8个采样通道的写入读出场景而言，能够做到8个采样通道的数据写入是100万次，读出也是100万次，从而相对上述方案能够减少读出次数700万次，极大地提高了读取效率，并降低了成本。

[0105] 请参考图2，图2为本发明实施例提供的一种采样数据处理方法的流程图。该方法可以包括步骤S100至步骤S300。该实施例的执行主体例如为FPGA（Field Programmable Gate Array，现场可编程门阵列），能够优化对于大量短时洪流数据的处理，旨在解决如何低成本且高效地实现覆盖多频段带宽信号的同时采集、快速传输，以便于进一步提升无线信号干扰的效果。该采样数据处理方法包括以下内容。

[0106] S100，获取多个采样通道输出的采样数据。

[0107] 其中，不同的采样通道可以对应采集不同频段的数据。每个采样通道例如对应一个模数转换电路，采样通道的前端例如还包括接收天线、射频信号处理电路（如滤波、放大等），这些都可以参照现有技术中的无线信号接收电路，此处不再赘述。该实施例并不限定采样通道的数量。例如，该实施例中的采样通道数量为8个、10个或者其他数量。各采样通道的频段可以依据实际的无线通信环境来确定，例如依据目前国内电信营运商、Wifi和蓝牙等无线通信的分配频段情况，各采样通道的频段分别为500MHz到5GHz之间的各种频段，且各种频段的占用带宽介于10M到100M。

[0108] 需要进一步说明的是，在一个具体实施例中，为了提高获取采样数据的效率，上述获取多个采样通道输出的采样数据的步骤，可以包括：并行获取所有采样通道输出的采样数据。该实施例并行获取所有采样通道输出的采样数据，意味着同时获取所有采样通道的采样数据。如果采集无线信号仍采用单通道依次逐一接收的方式，则会因为采集频段过多和频点切换占用大量时间，可能导致无线信号干扰设备启动过慢和不能及时地周期性重采样与更新干扰码，因此，本实施例对于各频段采取并行采样的方式，这样可以避免在单采样通道获取时，因顺序获取导致的等待时间，从而大大提高了整体采样数据的获取效率。此外，由于采用并行采样，也便于实现对全部无线信号的覆盖，从而能够对全部频段的无线信号进行干扰。

[0109] S200，将来自同一个采样通道的采样数据生成一个目标数据块。

[0110] 该实施例将来自同一个采样通道的采样数据生成一个目标数据块是指，将同一采样通道采集到的数据整合形成一个数据块，即和传统的目标数据块包括多个采样通道的采样数据相比，本发明实施例中的每一个目标数据块只包括单个采样通道的采样数据，换言之，不同的采样通道对应不同的目标数据块。该实施例并不限定一个目标数据块中包括采样数据的数量，具体可以依据对存储器的读写性能或者突发传输的长度相应设置。例如，目标数据块的大小可以是128bit，对于每个采样通道而言，每次采样得到的采样数据大小为16bit，连续采样8次后，这8次的采样数据即可组成一个目标数据块。或者该实施例中目标数据块的大小还可以是256bit，对于每个采样通道而言，每次采样数据大小为16bit，连续采样16次后，这16次的采样数据即可组成一个目标数据块。

[0111] S300，将所有目标数据块按照设定写入顺序依次执行写入操作。

[0112] 该实施例并不限定具体的设定写入顺序。例如，所有的目标数据块可以按照所属采样通道的序号从小到大的顺序依次执行写入操作。或者，所有的目标数据块还可以按照所属采样通道的序号从大到小的顺序依次执行写入操作。该实施例中并不限定执行写入操作时，写入的对象，只要该对象可以接收洪流数据即可。例如，该实施例可以将所有目标数据块按照设定写入顺序依次执行写入操作，写入DDR（Double Data Rate，双数据速率同步动态随机存取存储器）。

[0113] 关于具体写入操作举例说明：假设共有8个采样通道，且依据每个采样通道的采样数据生成一个128bit的目标数据块后，则可以将各目标数据块依次写入存储器中。当然，如果采样通道还要继续进行下一批采样，后续再次将第二批生成的各目标数据块按照上述方式依次写入存储器中。

[0114] 该实施例中的目标数据块可以为同一批生成的所有目标数据块。或者该实施例还可以是多批生成的所有目标数据块。

[0115] 本发明实施例提供的采样数据处理方法，与上述将并行采样的所有通道的数据直接并行组成一个数据块的方案相比，通过优化目标数据块的结构，使得每个目标数据块中只有自身采样通道的数据，如此，若需要依据各采样通道的数据生成干扰信号时，在读取各采样通道的数据时，可以保证每次读取的目标数据块仅包括所需的采样通道的数据，而不包括其他采样通道的数据，从而能够较快获取到所需数据，避免数据重复读取，能够更加高效地处理大量短时采样数据，增加数据读写流畅度，提高采样数据处理的效率，还能避免资源浪费，从而可以降低成本。

[0116] 在另一可选实施例中，为了提高写入的效率，如图3所示，在上述步骤S300之前，该采样数据处理方法还可以包括：步骤SA0：对多个目标数据块按照设定写入顺序进行排序处理。本实施例中，可以先对各目标数据块按照一定的规则（如按照采集通道的序号、按照频段的大小）进行排序，如此所有的目标数据块组成一个队列，然后即可将该队列中的各目标数据块按顺序进行写入操作。因此，本实施例中，各采样通道是并行采样，但是对于采样数据后端的传输而言，相当于先转换为串行排序数据，再将该串行排序数据依次写入存储器中。

[0117] 具体地，以按照采集通道的序号进行排序为例进行说明，如图4所示，上述步骤SA0可以具体包括以下内容。步骤SA1：获取每一目标数据块的所属采样通道的序号。步骤SA2：根据序号对所有目标数据块进行排序。同时，上述步骤S300中的设定写入顺序即为上述步骤SA2中对所有目标数据块排序后的顺序。

[0118] 为便于理解，假设各采集通道AD1、AD2和AD3、AD4、AD5、AD6、AD7和AD8对应的目标数据块分别为block1、block2…block8，若将各目标数据块按照所属的采样通道序号从小到大进行排序，排序后形成的队列中block1位于第1位，block8位于第8位。其中，该队列例如为FIFO（First Input First Output，先入先出队列）。如此，在执行写入操作时，则依次将队列中的各目标数据块进行写入操作，即依次将block1、block2、…block8写入存储器中。

[0119] 该实施例中，先按照设定写入顺序对多个目标数据块进行排序处理，从而使得在对所有目标数据块执行写入操作时，可以直接根据排序处理后的队列进行写入，从而提高写入的效率。此外，由于各目标数据块按照设定写入顺序写入到存储器中，因此各采集通道的目标数据块在存储器中的地址计算方式较为简单，如假设AD1第一个目标数据块的存储地址为1，则之后采集的各目标数据块的地址为9、17、25…，如此，在读出各采集通道的数据时，计算各采集通道所有目标数据块的地址时可以更快计算出来，从而提高读出数据的速度。

[0120] 并且，直接根据采样通道的序号对各目标数据块进行排序，也更便于对数据的读出操作，即在进行读出操作时也可以直接根据采样通道的序号读出相关采样通道的所有目标数据块，进一步提升数据传输的效率。

[0121] 在另一可选实施例中，上述设定写入顺序为第一目标数据块的写入优先级高于第二目标数据块的写入优先级。其中，第一目标数据块所属采样通道的序号小于第二目标数据块所属采样通道的序号。换言之，各目标数据块按照采样通道序号从小到大顺序依次排序。例如，存在8个采样通道 AD1、AD2… AD8，对应的目标数据块为block1、block2…block8，此时按照序号越小写入优先级越高的话，写入顺序则为block1、block2…block8。可以理解的是，各目标数据块的排序方式不限于上述情况，只要在整个采样周期内，每次写入所有采样通道的目标数据块的时候都按照相同的排序方式写入即可。例如还可以按照采样通道序号从大到小的方式进行排序并执行写入操作，假设有8个采样通道，则写入的顺序可以为block8、block7…block1，并且，每次写入这8个采样通道的目标数据块时都是按照block8、block7…block1的顺序写入。或者，还可以按照其他任意的顺序写入，如block3、block2、block1、block4、block5、block6、block8、block7，并且每次写入这8个采样通道的目标数据块时都按照该顺序执行。

[0122] 可以理解的是，其他实施例中，也可以先不对所有的目标数据块执行排序操作，而是在执行写入操作的同时直接按照一定的顺序进行写入操作即可。例如各采样通道的采样数据先分别在各自对应的缓存中生成目标数据块，且不同的目标数据块与采集通道的序号具有一一对应关系，然后直接按照采集通道的序号依次将各目标数据块写入到存储器中。这些都在本申请的保护范围之内。

[0123] 在另一可选实施例中，为了提高数据传输的效率，上述步骤S300即将所有目标数据块按照设定写入顺序依次执行写入操作的步骤，可以包括：按照设定写入顺序，将多个目标数据块依次通过直接内存访问的方式写入存储器。该实施例中的直接内存访问（Direct Memory Access，DMA）具有高效数据传输、灵活性和可扩展性等优势。DMA可以与FPGA外挂的DDR（Double Data Rate，双数据速率同步动态随机存取存储器）进行数据的读写操作。

[0124] 在其中一个实施例中，请参考图5，上述步骤S100即获取多个采样通道输出的采样数据，具体包括：

[0125] S110，在采样周期中，并行获取多个采样通道输出的采样数据，且连续获取每个采样通道的采样数据。

[0126] 其中，采样周期的时间可以依据实际的应用环境来设定。由于干扰信号是依据解析的通信协议而制定的，因此，对于通信协议的解析结果直接影响干扰信号的干扰效果。如果要对无线通信信号进行协议分析，为实现更准确的分析效果，需要采集多个无线帧进行分析，每一无线帧的长度为10ms，通常至少需要采集20ms以上的完整2个无线帧的数据，即上述的采样周期可以为大于或等于20ms。因此，在一个采样周期中，每个采样通道可以连续采集数据20ms或以上，最终可以得到多个目标数据块。关于采样周期的确认方式，例如如果该采样数据处理方法由FPGA执行，则可以设置计数器，FPGA可以依据该计数器来判断是否达到采样周期的时长。

[0127] 需要说明的是，一个采样周期结束后，可以依据该采样周期采集的数据来生成并循环发射干扰信号。但是，由于经过一段时间后，可能会出现干扰信号的时钟与实际的基站信号时钟出现频偏的现象，因此每隔一段时间后（如判断是否经过预设的重采样时间，比如5s），还可以重新进行采样，即再次执行上述采样周期（换言之，可以执行多个采样周期），以依据重新采样的数据调整干扰信号的时序，保证干扰信号的时序始终与基站同步，达到更好的干扰效果。

[0128] 同时，上述步骤S200即将来自同一个所述采样通道的采样数据生成一个目标数据块，具体包括：步骤S210，在每一采样通道的获取次数达到设定次数后，将每一采样通道在设定次数中获取的所有采样数据，按采样时间顺序生成一个目标数据块。其中，目标数据块的比特数与直接内存访问的突发传输中数据块对应存储容量的比特数一致。

[0129] 该实施例并不限定具体的设定次数，该实施例中的设定次数可以是8次，或者该实施例中的设定次数可以是7次。该实施例中的设定次数是由单次获取的采样数据的数据量和目标数据块的总比特数来决定的。例如：如果目标数据块的长度为128bit，采样通道每次采集的采样数据为16bit，则设定次数为8，即每个采样通道采集8次采样数据后，即可形成一个目标数据块，接下来要继续采集数据，直至持续了一个采样周期。其中，对于同一个采样通道，依次采集得到的采样数据要按照采样时间顺序进行排序，进而确保数据的连续性不被破坏，避免因数据错位带来的错误。其中，采样时间顺序可以为采样时间早的采样数据排在前面，采样时间晚的采样数据排在后面。本实施例中DMA可以利用突发传输的方式来传输数据，其中，突发传输中数据块的大小与突发长度及数据接口位宽有关，假设存储器（如DDR）与FPGA的数据接口位宽是16bit，则突发传输中数据块的大小为128bit，突发长度为8；或者突发传输中数据块的大小为256bit，突发长度为16。关于目标数据块的比特数与直接内存访问的突发传输中数据块对应存储容量的比特数一致，例如当突发传输中数据块为
128bit时，则目标数据块的比特数可为128。如此，若写入一个128bit的目标数据块，给定一个目的地址（即突发地址），DMA会自动将该目标数据块分成8个16bit的数据块，在目的地址依次递增1的基础上连续8次将每个16bit的数据块写入到存储器中。

[0130] 在另一可选实施例中，如图6所示，为了提高目标数据块生成的准确性，上述步骤S210，即每一采样通道的获取次数达到设定次数后，将每一采样通道在设定次数中获取的采样数据，按采样时间顺序生成一个目标数据块的步骤，可以包括以下内容。

[0131] S211，对于同一个采样通道，每次获取到新的采样数据后，将本次获取的新的采样数据放在上一次获取的采样数据之后。

[0132] 该实施例通过将本次获取的新的采样数据放在上一次获取的采样数据之后，可以实现按采样时间顺序对采样数据进行排序生成目标数据块。

[0133] S212，判断获取采样数据的次数是否达到设定次数。

[0134] S213，若是，则依据之前从同一个采样通道获取的所有次数的采样数据，生成一个采样通道对应的目标数据块。

[0135] S214，否则，继续获取采样数据直至获取采样数据的次数达到设定次数。

[0136] 接下来结合图7对上述方案进行举例说明。假设有8个采样通道AD1、AD2…AD8。在第一个采样周期内，所有的采样通道第一次进行并行采样，均得到16bit的采样数据，分别进入AD1‑AD8各自的目标数据块block1‑ block8的[15:0]。第二次并行采样后，AD1‑AD8的再次采集的16bit采样数据，分别进入AD1‑AD8各自的目标数据块block1‑ block 8的[31:16]。依次执行，到第8次并行采样后，AD1‑AD2采集的16bit数据，分别进入AD1‑AD8目标数据块block1‑ block 8的[127:112]。此时，每个采样通道的目标数据块均为128bit。至此，就完成第一组目标数据块block1‑block8的构建，然后可以将第一组目标数据块依次写入存储器中。紧接着开始继续第二组目标数据块block9‑block16的构建，直至第一个采样周期结束。值得解释的是，block9‑ block 16同样分别存放的是采样通道AD1‑AD8的数据。

[0137] 在另一可选实施例中，为了确保目标数据块的准确性，上述步骤S210中的将每一采样通道在设定次数中获取的采样数据，按采样时间顺序生成一个目标数据块的步骤，可以包括：依据每一采样通道在设定次数中获取的所有采样数据按照采样时间顺序生成一个子目标数据块。依据子目标数据块和校验码生成目标数据块。校验码用于校验目标数据块中的采样数据是否完整。

[0138] 本发明实施例通过增加校验码，且将校验码与子目标数据块配合共同形成比特数与DMA的突发传输中数据块存储容量的比特数相同的目标数据块。该实施例中的子目标数据块由采样数据构成。例如，当8个采样通道并行采集了7次数据后，对于每个采样通道，7次采集的采样数据构成子目标数据块，且为112bit，再将16bit的校验码与112bit的子目标数据块拼接，即可构成128bit的目标数据块。

[0139] 该校验码使得后续读出目标数据块后可根据校验码对目标数据块中的采样数据进行完整性校验，确保采样数据的完整性。具体为：后续读出目标数据块来进行分析的相关处理单元（例如上位机），可以对目标数据块中校验码进行校验，以通过确定校验码是否正确来判断该目标数据块中的数据在存储过程和读取过程中是否出现错误。如若相关处理单元确定校验码不正确，则表示该目标数据块中的采样数据也出现错误的概率较大，相关处理单元则可据此放弃利用该目标数据块，以避免其中错误的采样数据影响分析结果。如若相关处理单元确定校验码正确，则表示该目标数据块中的采样数据出现错误的概率较小，相关处理单元则可继续利用该目标数据块来完成干扰信号的生成。

[0140] 该实施例并不限定后续利用校验码进行校验的过程。例如，该实施例中的校验码可以在DMA读出后由FPGA进行校验。或者该实施例中的校验码也可由上位机进行校验。本发明实施例中，校验码可以采用CRC校验码（Cyclic Redundancy Check，循环冗余校验码）来实现，当然在其他可选实施例中，还可采用其他类型的校验码，本申请实施例对校验码的类型不做限定。

[0141] 在另一可选实施例中，如图8所示，上述步骤S300，即将所有目标数据块按照设定写入顺序依次执行写入操作的步骤，具体可以为：S310，将所有目标数据块按照设定写入顺序依次写入存储器。同时，将所有目标数据块按照设定写入顺序依次执行写入操作的步骤之后，该采样数据处理方法还可以包括：S4400，从写入到存储器的所有目标数据块中，读取一个或一个以上数量的采样通道对应的目标数据块。

[0142] 该实施例中的存储器例如为DDR存储器。同时，如果由FPGA来执行该采样数据处理方法，则可以由DMA来执行写入（例如上述步骤S300、S310）、读出（例如上述步骤S400）操作。由于生成干扰信号前，需要能够有效地解析出通信协议，而要想有效进行解析，则至少需要确保待解析的数据要包含完整的无线帧，例如对于各采样通道至少要采集一个采样周期的数据。其中，在未完成一个采样周期的全部采集过程前，需要先将已经采集到的数据（即各目标数据块）暂时存储在存储器中，一旦采样周期完成，上位机即可依据该采样周期采集的全部数据分析通信协议。

[0143] 该实施例中，读取目标数据块的目的是，便于对通信协议进行分析，以便基于分析的结果生成干扰信号。读取一个或一个以上数量的采样通道对应的目标数据块是指，该实施例在读取存储器中的数据时，根据实际干扰需求，可以读取全部采样通道或者部分采样通道对应的目标数据块。其中，在读取每个采样通道的数据时，需要将每个采样通道在一个采样周期内的所有目标数据块都读出。假设采样周期为20ms，则读取的每个采样通道的所有目标数据块的总长度同样也为20ms，即相当于两个无线帧的长度。

[0144] 在另一可选实施例中，上述步骤S400，即从写入到存储器的所有目标数据块中，读取一个以上数量的采样通道对应的所述目标数据块的步骤，可以包括：从存储器中写入的所有目标数据块中，根据采样通道的序号依次读取N个采样通道中每个采样通道对应的目标数据块。N不小于1，且不大于采样通道的总数。

[0145] 其中，若N等于采样通道的总数，则代表读取全部采样通道的数据。若N小于采样通道的总数，则代表读取部分采样通道的数据。接下来以读取全部采样通道的数据举例说明：假设采样通道为8个（AD1‑AD8），一个采样周期共采集8次数据，则在完成采集数据及存储的全部过程后，依据AD1‑AD8的顺序，依次从存储器中读取各采样通道的所有目标数据块：先读取采样通道AD1的数据，即读取突发地址为1、9、17、25…57的各目标数据块；再读取采样通道AD2的数据即读取突发地址为2、10、18、26…58的各目标数据块。依此类推，直至读取采样通道AD8的数据完毕。

[0146] 可以理解的是，根据实际情况，在进行干扰的过程中不一定发射与所有采样通道频段对应的干扰信号，即可能发射部分指定采样通道对应频段的干扰信号，此时则只需读取部分采样通道对应的目标数据块。

[0147] 在另一可选实施例中，为了提升数据传输的速率，上述读取每个采样通道对应的目标数据块的步骤，可以包括：根据采样通道的总数量确定突发地址增值；依据突发地址增值对每个采样通道的各个目标数据块进行读出。

[0148] 例如，若采样通道的数量为8个，此时突发地址增值为8。读取采样通道AD1的所有目标数据块时，则读出的突发地址会自增8，即依次读取突发地址为1、9、17、25…的目标数据块。其中，在读取每个突发地址的目标数据块时，也是自动基于突发长度连续读取，比如假设突发长度为8，数据接口位宽为16bit，则若读取采样通道AD1突发地址为1的目标数据块时，具体需要连续从存储器中读取8次16bit数据；接下来再读取采样通道AD1突发地址为9的目标数据块，具体需要连续从存储器中读取8次16bit数据，依此循环，直至读取AD1的所有目标数据块完毕。

[0149] 该实施例中按照突发地址增值的方式对每个采样通道的各个目标数据块进行读出，可以提高数据传输的效率，从而能够更好地应用于短时洪流数据的采集及传输。

[0150] 为了使本发明实施例更便于理解，具体请参考图7，具体说明其中一种从采集数据到读取数据的具体实现方式：由FPGA来执行上述各实施例的采样数据处理方法，在一个采样周期（如20ms）中，8个（可以其他数量）采样通道AD1‑AD8（采样通道1至采样通道8）进行并行采样，采样8次后，通过延迟单元可以将采样数据按各自通道组成一个只有本采样通道的目标数据块block，例如仅有AD1数据的block1、AD2数据的block2到AD8数据的block8，依次写入FIFO（先入先出队列）中，并利用DMA依次将各目标数据块按地址wr_address（写入的突发地址）自增1写入DDR中。然后继续进行采样，再次采样8次后，通过延迟单元又会生成采样通道AD1‑AD8的目标数据块block9、block10…block16。依次循环，直至完成20ms的采样。之后即开始数据读取，DMA采用突发地址增值将各采样通道的数据读出。其中，读取每个采样通道的数据时，每次读出数据是rd_address（读出的突发地址）加8（因为有8个通道），例如对于采样通道AD1，依次读出block1、block9、…block57。本实施例中，在读取各采样通道的数据时，读取的数据只包含待读取采样通道的数据，而不包含其他采样通道的数据，从而可以提高读出效率。例如：同样采样100万个采样数据，写入DDR中是100万次， 8个采样通道的读出也是100万次，从而能够完成全部数据的分析。此外，经过预设的重采样时间后，再次启动新的采样周期，并执行上述采样数据处理方法。

[0151] 需要说明的是，DMA控制器可以设置成单次传输和突发传输：在单次传输模式下，每次操作只读取或写入一个数据到DDR存储器。突发传输模式下，DMA控制器可将连续的数据依次写入连续递增目标地址的存储单元中，直到完成整个突发序列。上述实施例利用突发传输模式将数据写入存储器中并读取。突发传输模式下，合理的突发长度可以减少DMA操作初始化启动的次数，提高数据传输的效率，更有效地利用内存带宽，提高系统的整体性能。DMA的突发长度通常设置为4、8、16、32或64，例如，假如设置256bit（相对32bit数据位宽突发长度是8）的突发传输，只需往DMA写入一个目的地址（即写入的突发地址）和256bit数据块，然后DMA自动会将256bit数据分成8个数据块，在存储地址依次递增1的基础上连续写8次32bit数据到相邻的存储单元中，完成一次突发传输过程。

[0152] 请参考图9，图9为本发明实施例提供的一种干扰信号发射方法的流程图。该方法可以包括步骤S500至步骤S600。

[0153] S500，获取采用上述的采样数据处理方法读取的目标数据块，并根据目标数据块生成干扰信号。

[0154] 该实施例的执行主体可以为上位机、FPGA、数模转换电路（DA）、射频电路。该实施例中上述的采样数据处理方法读取的目标数据块为，例如为上述步骤S400，即从写入到存储器的所有目标数据块中，读取一个或一个以上数量的采样通道对应的目标数据块。该实施例中的干扰信号依据采样数据生成，例如可以对各采样通道所有的目标数据块进行通信协议和时隙分析，生成和各采样通道频段相同的干扰信号。

[0155] 具体地，干扰信号的时长可以与采样数据的时长相同，具体可以依据计数器来实现。例如：如果采样周期的时长为20ms，则干扰信号的时长也为20ms，即各采样通道对应频段的干扰信号的时长均为20ms。这样做的优势是：接收和发射的周期相同，从而使得干扰信号能够尽可能模仿基站信号的时序，以增强干扰效果。需要说明的是，关于干扰信号的生成方式本实施例并不做具体限制，可以采用现有的方案来实现，比如：直接将采集的数据作为干扰信号；或者将采样的数据中部分内容替换为噪声信号，等等，只要能够影响无线通信设备的正常通信即可。

[0156] 上位机生成干扰码后，可以将该干扰码下发至FPGA。FPGA即可将该干扰码通过DA、射频电路转换为射频信号，即为最终的干扰信号。

[0157] S600，发射干扰信号。

[0158] 该实施例的执行主体例如为发射天线。该实施例中发射干扰信号的目的是对无线通信设备进行干扰。

[0159] 上述将并行采样的所有通道数据直接并行组成一个数据块的方案，由于重复读取大量数据块，不仅浪费读写带宽，还会导致数据处理及传输的效率较低，而信号干扰场景是有及时性要求的，如果不能及时发出干扰信号或发出干扰信号的速度较慢，则会影响干扰效果。本发明实施例提供的干扰信号发射方法，由于基于上述各实施例的采样数据处理方法的目标数据块来生成干扰信号，而上述采样数据处理方法得到目标数据块的数据读写流畅度比较高，能够更加高效地处理大量短时采样数据，使得读出目标数据块生成干扰信号的速度也比较快，从而能够快速生成并发射干扰信号，可以提高干扰的效果。

[0160] 在另一可选实施例中，请参考图10，为了提高干扰信号生成的准确性，上述步骤S500，即获取采用上述的采样数据处理方法读取的目标数据块，并根据目标数据块生成干扰信号的步骤，具体可以包括以下内容。

[0161] S01：获取一个采样通道对应的目标数据块后，根据读取的目标数据块生成对应一个采样通道的干扰码。

[0162] 其中，干扰码是指干扰信号对应的基带信号。每个干扰码都依据对应频段在一个采样周期内的所有目标数据块生成。例如：采样通道AD1在一个采样周期内采集的所有目标数据块的总时长为20ms，则上位机获取到该采样通道的所有目标数据块后，将生成一个同样时长为20ms的干扰码，且该干扰码的频段与AD1的频段相同。

[0163] S02：对一个采样通道的干扰码按照与采样通道对应的目标数据块的地址执行写入操作。

[0164] 该实施例中在执行写入操作时，会对每个采样通道的干扰码逐个执行写入操作，等待其他各采样通道的数据写入后，完成全部采样通道的干扰码的写入。在写入时，每个干扰码写入的地址都与采样通道的目标数据块的地址相同。例如，在执行写入操作时，假设当前存在8个采样通道（AD1‑AD8），由于采样通道AD1的目标数据块的突发地址为1、9、17、25…，因此采样通道AD1对应的干扰码执行写入操作时的突发地址则同样为1、9、17、25…。

[0165] 具体地，上述采样通道对应的目标数据块为多个。上述步骤02可以具体包括：根据采样通道的总数量确定突发地址增值；依据突发地址增值，将干扰码分段写入对应的各目标数据块所在存储器中的地址。其中，干扰码分段，即干扰码分成若干数据段，且每个数据段对应一个突发地址。对于每个采样通道而言，干扰码的所有数据段的突发地址覆盖同一采样通道所有目标数据块的突发地址。例如，如果利用DMA执行数据的读写，假设该实施例中采样通道的总数量为8，突发地址增值则为8，采样通道AD1的干扰码的各数据段写入的突发地址依次为：1、9、17、25…，且干扰码的数据段的数据长度与目标数据块的数据长度相同（例如均为128bit）。同理，采样通道AD2的干扰码的各数据段写入的突发地址依次为2、10、18、26…。

[0166] S03：对于其余各采样通道，均按照S01和S02执行。

[0167] 本实施例中，例如：FPGA先将采样通道AD1的所有目标数据块上传至上位机进行分析，待上位机分析完成后就会生成并下发与该AD1频段相同的干扰信号的基带信号（即与采样通道AD1对应的干扰码），该干扰信号的基带信号下发至FPGA并存储至存储器中。接下来，FPGA再上传采样通道AD2的所有目标数据块至上位机进行分析，上位机再将生成的与AD2频段相同的干扰信号的基带信号（即与采样通道AD2对应的干扰码）下发并存储，依次循环，直至上位机分析完一个采样周期内全部采样通道的目标数据块，且将所有采样通道的干扰码下发完成。S04：对所有的采样通道的干扰码执行读出操作，并依据读出的干扰码生成干扰信号。

[0168] 该实施例在对干扰码执行读出操作时，不需要连续读出同一个采样通道的所有数据段，而是可以边读取边发射，即可以连续读出不同采样通道的各数据段，例如先读出突发地址为1、2、3、4…的各采样通道对应的第一个数据段，且读出的数据段会转换为射频信号并发射，同时继续读取各采样通道的第二个数据段，依此循环。干扰码在另一可选实施例中，上述步骤S04，即对所有的干扰码执行读出操作，并依据读出的干扰码生成干扰信号的步骤，可以具体包括：依次执行多个读出周期，在每一读出周期中，根据采样通道的序号，依次读取N个采样通道中每个采样通道的干扰码的对应数据段；所有读出周期执行完毕，每个采样通道的所有数据段的集合与干扰码一致。N不小于1，且不大于采样通道的总数。

[0169] 该实施例中，在每个读出周期执行完毕后，读取到的数据为所有采样通道的对应数据段，从而可以依据读出的数据段生成相应干扰信号。举例说明，假设共有8个采样通道（AD1‑AD8）、目标数据块的长度为128bit，则在第一个读出周期，依次读出采样通道AD1对应干扰码中突发地址1的第一个数据段、采样通道AD2对应干扰码中突发地址2的第一个数据段，直至读出采样通道AD8对应干扰码中突发地址8的第一个数据段，该第一个读出周期执行完毕，且上述各第一个数据段均为128bit，此时即可将读出的8个采样通道的各第一个数据段转换为射频信号，并作为相应干扰信号发送出去。接下来再执行第二个读出周期，即依次读取各采样通道对应的第二个数据段。依次循环，直至执行完所有的读出周期，此时所有的数据段都读取完毕，并都转换为相应射频信号作为相应干扰信号发送出去。至此，对于每个采样通道而言，读出的所有数据段的集合即为对应的干扰码。

[0170] 需要说明的是，FPGA在开始从存储器中读取各干扰码的数据段后，后端的发射通道就可以开始不间断发射相应干扰信号，即开始不间断进行干扰。为了保证不间断进行干扰，DDR读出速度需要大于DA（数模转换器）的数据处理速度，接下来以公式（1）为例进行说明。

[0171] （1）；

[0172] 其中，“ ”号右边的各项数据的乘积为DDR传输数据速率，800MHz 为DDR的工作频率，2代表双倍数据速率模式，32bit为DDR的数据位宽，0.8是考虑DDR传输过程中初始化时间和响应效率，因此计算出DDR传输数据速率约每秒40960bit。“ ”号的左边各项数据的乘积是DA的数据速率，因为一般DA也是双倍数据速率模式，如一个122.88MSPS采样率的DA，数字位宽是12bit，有N个并行通道时最大速率约每秒约(2950*N)。如果要满足该公式，则该系统最多可使用13个AD/DA采样和发射数据。如果需要增加并行通道的数量N，则需要考量减少每个AD/DA数据位宽或者继续提高DDR的工作频率，以保证能够满足公式（1）。

[0173] 该实施例中的N个通道为需要干扰的通道。可以理解的是，根据实际的应用场景，不一定需要针对所有的采样通道对应频段进行干扰，即可能只需要对部分频段进行干扰，此时，N则小于采样通道的总数。如此，上位机只需对需要干扰的采样通道下发对应的干扰码即可，例如只对8个采样通道中的4个采样通道对应的频段进行干扰，那N就等于4。

[0174] 在另一可选实施例中，每个采样通道的所有目标数据块的总时长与每个采样通道的干扰码的时长相同。例如：在一个采样周期中，采样通道AD1共采集20ms的数据，即所有目标数据块的总时长为20ms，则上位机生成的与采样通道AD1对应的干扰码的时长也为20ms，最终将干扰码转换为射频信号后得到的干扰信号的时长也为20ms。该实施例中所有目标数据块的总时长与每个发射通道的干扰码的时长相同，是为了确保生成的干扰信号与采集的数据的时长相同，从而能更好地模拟基站信号，提升干扰的效果。

[0175] 在另一可选实施例中，为了提高干扰效果，当经过预设的重采样时间后，重新执行获取采用上述的采样数据处理方法读取的目标数据块及后续步骤。该实施例中，预设的重采样时间例如为5s。例如设置一个计数器，每5s产生一个脉冲有效信号，每产生一个该脉冲有效信号，代表经过了预设的重采样时间，此时即需开启新的采样周期，先执行上述各实施例的采样数据处理方法，然后执行上述实施例的干扰信号发射方法。

[0176] 通过重采样得到的时序偏移值可以补偿干扰信号的时序，以使纠正后的干扰信号的时序再次与基站信号保持一致，从而可以使后续发送的干扰信号始终保持较好的干扰效果。可以理解的是，因为一个采样周期结束后的一段时间内，会重复发送干扰信号且该时间段内是停止采集基站信号的，干扰设备中所有相关信号均需要依赖本地时钟，例如需要依赖信号干扰设备中的本地时钟来重复发送干扰信号，但本地时钟本身就可能存在一定的精度误差，即使一开始在接收到基站信号后会将本地时钟调整至与基站信号的时序对齐的状态，在干扰信号重复发射过程持续一段时间后，本地时钟的精度误差会导致发射的干扰信号的时序与基站信号的时序产生偏差，这种偏差会随时间推移越来越大，当偏差大到使得生成的干扰信号的时序与实际基站信号的时序相差较大时，即会造成干扰效果下降。由于基站的时钟和干扰信号发射时钟可能会存在频偏，所以每隔一段时间后需要重新采样和更新干扰信号，以便进行基站和干扰设备的时序同步，达到更好的干扰效果。例如：重新采样后，可以计算新的采样数据对应的同步信号（如PSS信号）与上一次采样时同步信号的位置偏移，然后利用该位置偏移来校准干扰信号的发射时序，以保证干扰信号的时序与基站信号又能达到一致的状态。

[0177] 为了使本发明实施例更便于理解，具体请参考图11，图11为本发明上述各实施例提供的采样数据处理方法和干扰信号发射方法可以应用的其中一个具体应用环境。以FPGA（Field Programmable Gate Array，现场可编程门阵列）作为数据采集和发射的控制平台，使用多个AD/DA转换器负责多频段基站信号的并行采样。同时，FPGA外挂用于数据缓存的DDR（Double Data Rate，双数据速率同步动态随机存取存储器）、与上位机快速数据传输的PHY芯片（Physical Layer Interface Chip物理层接口芯片，常见USB3.0数据传输技术或以太网的PHY芯片）。上位机通过SPI（Serial Peripheral Interface‑‑串行外设接口）总线对AD/DA芯片配置，通过IIC（Inter‑Integrated Circuit，集成电路总线）总线对FPGA进行配置，并且，上位机通过PHY芯片与FPGA进行数据传输。因为较高速数据传输需要设计的专门物理层芯片支持，因此采样PHY芯片来传输高速信号，可实现特定的数据传输协议，降低系统设计难度。其中，AD/DA转换器和FPGA之间的传输接口为LVDS，即低电压差分信号，是一种用于高速数据传输的接口技术。FPGA和PHY之间的传输接口是GPIO（General Purpose Input Output，用于嵌入式系统和单片机中的一种通用数字输入/输出接口）。需要进一步说明的是，该实施例中除了使用PHY芯片，还可以使用FX3（基于USB3.0协议）或者以太网的EPHY（基于以太网）。

[0178] 请参考图12，图12为在图11的具体应用环境下，执行上述各实施例的采样数据处理方法及干扰信号发射方法的其中一种流程示意图。需要说明的是，图12中，采样过程、解析过程中的步骤5和6为采样数据处理方法的其中一种具体实施例，解析过程的其余步骤以及发射过程为干扰信号发射方法的其中一种具体实施例。在该实施例中，共有8组采样通道，采样数据是16bit，采样周期是20ms，重采样间隔时间是5s。

[0179] 步骤1：上位机使用SPI总线配置8组AD/DA及射频芯片，射频芯片能够接收8组不同频段的数据并转换为基带信号，8组不同频段的基带信号分别进入8组AD进行模数转换后即可得到8组采样数据，且每组采样数据包括IQ两路，共16bit。同时，上位机使用IIC对FPGA进行初始化配置。

[0180] 步骤2：确定计数器产生20ms周期脉冲有效信号后，利用8个采样通道并行采样。

[0181] 可以理解的是，FPGA内部可以设置一个20ms的计数器，周期性地每20ms发出一个脉冲信号，作为全局开始采样信号和开始发射干扰信号的参考。该实施例中的20ms是指目前按2个帧长度的时间进行采样，其中，帧长度为10ms。除了可以是20ms之外还可以是30ms、40ms、50ms等。

[0182] 步骤3：8组采样数据并行进入到FPGA，并各自分别组成目标数据块。其中，一并参考图7，通过延迟单元将8个并行采样通道的采样数据转换为串行排序。在排序过程中，每个采样通道连续采集的8个采样数据拼接成一个128bit的目标数据块。或者，还可以在目标数据块中增加CRC校验码，比如采用CRC‑16。此时，每个采样通道可以将7个采样数据拼接一个子目标数据块，同时产生16bit的校验码，并将该校验码与子目标数据块共同拼接成128bit的目标数据块，并按采样通道的顺序将各目标数据块依次存入FIFO中。最终在FIFO中的各目标数据块为block1（AD1的第一个目标数据块）、block2（AD2的第一个目标数据块）…block8、block9（AD1的第二个目标数据块）、block10…block16…。

[0183] 该步骤3为上述步骤S110、S210、SA1、SA2的其中一种具体实现方式。

[0184] 步骤4：FPGA内的DMA模块读出FIFO中的目标数据块和对应突发地址（突发长度为8），并将各目标数据块按照突发模式依次写入DDR中，写入的突发地址不断自增1直至完成所有目标数据块的写入。当20ms计数器产生一个新的有效脉冲时，确定已经采样写入了
20ms的数据，此时，FPGA停止采样并且通过IIC将采样完成有效信号发送至上位机。

[0185] 该实施例为上文的按照设定写入顺序，将多个目标数据块依次通过直接内存访问的方式写入存储器的其中一种具体实现方式。为便于理解，请参考图13，图13为本发明实施例提供的一种读写目标数据块的时序图。其中，clk表示时钟信号。wr_addr是写入的突发地址，wr_dat是写入的数据，wr_vld是写有效。rd_addr是读出的突发地址，rd_dat是读出的数据，rd_vld是读有效。ad1是采样通道1的目标数据块，ad2是采样通道2的目标数据块，ad3是采样通道3的目标数据块。其中，rd_addr依次是1、9、17、25…，可知，突发地址增值为8。

[0186] 步骤5：上位机收到采样完成后的有效信号后，配置FPGA开始上传目标数据块。

[0187] 步骤6：FPGA通过DMA模块读出每个采样通道对应的目标数据块。

[0188] 该实施例中，由于具有8个采样通道，因此DMA读出的突发地址是自增8。假如此时上位机仅需采样通道AD1的数据，此时从突发地址1、9、17、25…对应读出的目标数据块都是采样通道AD1的采样数据。

[0189] 该步骤6为上述步骤S400、根据采样通道的总数量确定突发地址增值、利用突发地址增值对每个采样通道的各个目标数据块进行读出其中一种具体实现方式。

[0190] 步骤7：FPGA将读出的当前采样通道的目标数据块通过PHY芯片上传至上位机。

[0191] 步骤8：上位机基于读出的每个采样通道对应的目标数据块，生成对应频段的干扰码，并将干扰码下发到PHY芯片，再传回FPGA。

[0192] 该步骤8为上文的获取一个采样通道对应的目标数据块后，根据读取的目标数据块生成对应一个采样通道的干扰码的其中一种具体实现方式。该实施例中，上位机先接收采样通道AD1的所有目标数据块，并依据目标数据块解析通信协议、时隙分析等，然后产生针对性的干扰码并下发至FPGA。接下来再接收采样通道AD2的所有目标数据块并进行分析，再产生与AD2同频段的干扰码并下发至FPGA。直至将最后一个采样通道即AD8的所有目标数据块读取并分析，以生成对应干扰码。

[0193] 步骤9：FPGA根据上位机当前配置将上位机返回的干扰码通过DMA模块分段写入DDR中，其中，利用突发模式写入，且写入干扰码的突发地址是自增8。

[0194] 该步骤9为上述根据采样通道的总数量确定突发地址增值，并利用突发地址增值，将所述扰码分段写入对应的各目标数据块所在存储器中的地址这一步骤的其中一种具体实现方式。其中，采样通道AD1对应的干扰码写入的突发地址为1、9、17、25…，刚好覆盖采样通道AD1各目标数据块的突发地址，因此，在存储器中同一个采样通道干扰码的地址与目标数据块的地址也是相同的。其他采样通道同理，均为干扰码覆盖对应采样通道的目标数据块的地址。

[0195] 步骤10：在将8个采样通道的干扰码全部写入到DDR后，FPGA会上传一个完成信号，上位机即可确定完成全部采样通道的干扰码的写入，之后上位机配置FPGA可以开始同步发射。

[0196] 步骤11：FPGA会等待计数器发出下一个20ms周期的脉冲有效信号后，然后按突发地址自增1方式的连续读出DDR中的干扰码（读出的突发地址1、2、3、4…）。

[0197] 该步骤11是上述步骤04对所有的所述采样通道的干扰码执行读出操作的其中一种具体实现方式。该实施例中，DDR读出的速度大于DA发射速度，以开始不间断进行干扰。如果DDR读出速度过快导致发射通道来不及处理当前接收的数据，则DDR会暂停以进入等待时间，等DA处理完当前所有数据后，DDR继续开始读出数据。FPGA会在下一个20ms（可以根据需求自己设定，但至少大于10ms）周期有效信号后，将DDR地址复位。然后开始以突发地址自增1读取DDR中的干扰码。

[0198] 步骤12：将干扰码分发至对应发射通道并发射对应干扰信号。

[0199] 步骤13：在后续各读出周期持续读出干扰码，并同步发射干扰信号。

[0200] 该步骤11、12、13是上述步骤S04，即对所有的采样通道的干扰码执行读出操作，并依据读出的干扰码生成干扰信号的其中一种具体实现方式。如此，持续经过多个读出周期后，即可将每个采样通道对应频段的20ms的全部干扰码读出并以干扰信号的形式发射。

[0201] 步骤14：每隔预设的重采样间隔后，确定进行重采样，整个系统按上位机配置可再次从步骤2开始重新采样，再返回上位机完成分析。上位机根据重新接收的采样数据调整干扰信号，实现更好的干扰效果。

[0202] 本发明实施例与现有技术相比，具有以下优点：1.针对无线信号干扰设备的应用场景优化了采样数据处理流程，调整了数据块的结构即将并行数据转串行排序。这种设计方式，可以避免数据重复读取，增加数据读写流畅度，使系统能够更加高效地处理大量短时采样数据，进而提高了整体系统的响应速度、处理能力及干扰效果。2.采用可重编程FPGA作为核心控制平台、外挂DDR作数据缓存和使用与上位机数据传输的PHY芯片，使得整个系统具有灵活性和可扩展性，使其能够适应未来通信技术的发展和频段的变化，能够继续扩展更多采样通道，具有更好的适应性和长期使用价值。3.实现周期性并行采集和同步发送，更好地实时生成干扰信号，再配合周期性的重采样可达到自动调整干扰策略，实现更好的干扰效果。

[0203] 下面对本发明实施例提供的采样数据处理装置进行介绍，下文描述的采样数据处理装置与上文描述的采样数据处理方法可相互对应参照。

[0204] 具体请参考图14，图14为本发明实施例提供的一种采样数据处理装置的结构示意图，可以包括：

[0205] 采样数据获取模块100，用于获取多个采样通道输出的采样数据。

[0206] 目标数据块确定模块200，用于将来自同一个所述采样通道的采样数据生成一个目标数据块。

[0207] 写入模块300，用于将所有所述目标数据块按照设定写入顺序依次执行写入操作。

[0208] 进一步地，基于上述实施例，上述采样数据处理装置为FPGA。

[0209] 需要说明的是，上述采样数据处理装置中的模块以及单元在不影响逻辑的情况下，其顺序可以前后进行更改。

[0210] 和直接并行生成的一个数据块中包含多个通道的数据，使得重复读取大数据块的方案相比，本申请实施例提供的采样数据处理装置的有益效果为：本申请实施例通过将来自同一个采样通道的采样数据生成一个目标数据块，使得每个目标数据块中只有自身采样通道的数据，如此，若需要依据各采样通道的数据生成干扰信号时，在读取各采样通道的数据时，可以保证每次读取的目标数据块仅包括所需的采样通道的数据，而不包括其他采样通道的数据，从而能够较快获取到所需数据，避免数据重复读取，使得能够更加高效地处理大量短时采样数据，增加数据读写流畅度，提高采样数据处理的效率，还能避免资源浪费，从而可以降低成本。

[0211] 下面对本发明另一实施例提供的干扰信号发射装置进行介绍，下文描述的干扰信号发射装置与上文描述的干扰信号发射方法可相互对应参照。

[0212] 具体请参考图15，图15为本发明实施例提供的一种干扰信号发射装置的结构示意图，可以包括以下内容。

[0213] 目标数据块获取模块400，用于获取采用上述的采样数据处理方法读取的目标数据块，并根据所述目标数据块生成干扰信号。

[0214] 干扰信号发射模块500，用于发射所述干扰信号。

[0215] 需要说明的是，上述干扰信号发射装置中的模块以及单元在不影响逻辑的情况下，其顺序可以前后进行更改。

[0216] 本发明实施例提供的干扰信号发射装置由于目标数据块在整个过程中是利用上述采样数据处理方法进行处理得到的，且上述采样数据处理方法得到目标数据块的数据读写流畅度比较高，从而提升了生成干扰信号的速度。

[0217] 下面对本发明另一实施例提供的一种采样数据处理系统进行介绍，下文描述的采样数据处理系统与上文描述的采样数据处理方法可相互对应参照。

[0218] 请参考图16，图16为本发明实施例提供的一种采样数据处理系统的结构示意图，可以包括以下内容。

[0219] 多个采样通道600，并行采样数据，且每一所述采样通道用于对无线电信号进行采样，并输出采样数据。

[0220] 第一信号处理单元700，用于在采样周期中，连续获取每个所述采样通道的采样数据。在每一所述采样通道的获取次数达到设定次数后，将每一所述采样通道在设定次数中获取的所有采样数据，按采样时间顺序生成一个目标数据块。其中，所述目标数据块的比特数与所述直接内存访问的突发传输中数据块对应存储容量的比特数一致。将所有所述目标数据块按照设定写入顺序依次执行写入操作。从写入到存储器的所有目标数据块中，读取一个或一个以上数量的采样通道对应的所述目标数据块。

[0221] 第二信号处理单元800，用于获取各采样通道对应的目标数据块，根据读取的所述目标数据块生成干扰码。

[0222] 第一信号处理单元700，还用于对每个所述采样通道的干扰码按照与对应的所述目标数据块的地址执行写入操作，并对所有的干扰码执行读出操作，所述干扰码用于生成干扰信号。

[0223] 本发明实施例中的采样通道可以为AD。该实施例中的第一信号处理单元700可以为FPGA。该实施例中的第二信号处理单元800可以为上位机。本发明实施例中由于每个目标数据块中只有自身采样通道的采样数据，从而无需重复读取其他采样通道的采样数据，避免了数据重复读取，从而大大增加了数据读写流畅度。

[0224] 本发明实施例还提供了一种计算机程序产品，包括计算机程序/指令，所述计算机程序/指令被处理器执行时实现如上述的采样数据处理方法的步骤，或者实现如上述干扰信号发射方法的步骤。

[0225] 下面对本发明实施例提供的计算机可读存储介质进行介绍，下文描述的计算机可读存储介质与上文描述的采样数据处理方法的步骤，或者上述干扰信号发射方法可相互对应参照。

[0226] 本发明另一实施例还提供一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现上述的采样数据处理方法的步骤，或者实现如上述干扰信号发射方法的步骤。

[0227] 该计算机可读存储介质可以包括：U盘、移动硬盘、只读存储器（Read‑Only Memory，ROM）、随机存取存储器（Random Access Memory，RAM）、磁碟或者光盘等各种可以存储程序代码的介质。

[0228] 本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

[0229] 专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件的方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应该认为超出本发明的范围。

[0230] 最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系属于仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其他任何变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。

[0231] 以上对本发明所提供的一种采样数据处理方法、干扰信号发射方法及其相关装置进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

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