[0001] 本申请总体上涉及图像传感器，并且更具体地涉及包括基于事件的传感器(EVS)像素和成像像素的图像传感器。

[0002] 图像传感器用于各种电子成像装置和系统，诸如数码相机、智能电话、医学成像装置、夜视装置、车载装置等。在这种成像装置中使用的两种主要类型的图像传感器是电荷耦合器件(CCD)传感器和有源像素互补金属氧化物半导体(CMOS)传感器。

[0003] CMOS图像传感器装置通常可直接在传感器的集成电路(IC)和/或IC组件中提供若干处理和/或控制功能。例如，一些CMOS传感器的功能电路可实现以下一者或多者：定时和曝光控制、模数转换、快门、白平衡、增益调整以及初始信号和/或图像处理。为了最佳性能，通常需要将这样的功能电路适当地集成到传感器中。

[0004] 除了接收和处理图像之外，一些图像感测装置具有相关联的事件检测。

[0047] 图1是示出成像系统100的框图。系统100可用于例如工业机器人或自主车辆的相机中。还可以设想系统100的其他用途。

[0048] 如图所示，系统100包括成像透镜110、电子成像装置120、记录单元130和控制单元140。在操作中，透镜110引导入射光112以在成像装置120的光接收表面上形成对应对象或场景的图像。这种光接收表面通常包括光电检测器的二维阵列(在图1中未明确示出；例如，参见图7)，被配置为执行光电转换以生成表示图像的电信号。在示例性实施方式中，成像装置120还可操作为在将对应数字信号122输出至记录单元130之前将一些信号处理施加至电信号，例如，用于存储在其存储器中。这样的存储器可以包括例如固态存储器装置或其他适当形式的存储器。控制单元140可使用控制信号124、126来控制和协调由成像装置120和记录单元130执行的各种操作和/或功能。

[0049] 图2是示出用于成像系统的IC组件200的透视图。IC组件200包括布置在竖直堆叠中的顶部芯片210和底部芯片220。在一些示例中，顶部芯片210通常可以是光接收芯片，并且底部芯片220通常可以是逻辑芯片。成像和EVS像素的电路可在同一芯片内不同地共享，或者可被布置成部分地位于一个芯片上和部分地位于另一芯片上，这取决于在至少以下示例中将理解的实施方式。

[0050] 如本文中所使用的，术语“堆叠”是指其中堆叠管芯的主平面面向彼此并彼此接近的封装或非封装管芯的有序布置。面对的管芯或芯片可例如使用图案化的导电(诸如金属)层、球栅阵列、焊料凸块、引线接合等来电连接。在一些这样的实施方式中，堆叠的管芯或芯片可按堆叠管芯的主平面彼此平行和/或平行于机械载体的主平面的取向被安装在机械载体上。在一些这样的实施方式中，堆叠的管芯或芯片中的一个可以用作机械载体。在一些实施方式中，堆叠的单个IC可包括一个或多个相应的基板、一个或多个再分布层(RDLs)、一个或多个插入物、一个或多个层压板等的任何组合。

[0051] 在本文中，物体(例如，裸片、衬底或IC)的“主平面”是平行于其基本上平坦的表面的平面，该平面具有在物体的外表面之中的大约最大面积。该基本上平面的表面可以被称为主表面。物体的具有一个相对大的尺寸(例如，长度)但是具有小得多的面积(例如，小于主表面面积的一半)的外表面通常被称为物体的边缘。

[0052] 在此，术语“竖直”是指大致正交于顶部芯片210或底部芯片220的主平面的方向。在图2中，垂直方向平行于Z坐标轴。术语“水平的”是指大致平行于所述主平面的方向。在图
2中，水平面与XY坐标平面平行。

[0053] 在一些实施方式中，芯片210和220可以使用直接接合进行倒装芯片接合，其中芯片的面对表面被平坦化，并且芯片被层压在一起以形成组件200。在一些其他实施方式中，芯片210和220可以使用Cu至Cu接合进行倒装芯片接合，其中，形成在芯片的面对表面上的铜(Cu)焊盘被接合以提供组件200中的芯片之间的电连接。在一些备选实施方式中，也可以使用其他合适的芯片堆叠技术。

[0054] 图3是IC组件的电路框图。IC组件200包括像素阵列单元300、驱动电路310、信号处理单元320、仲裁器330和列模数转换器(ADC)电路340。在示例性实施方式中，顶部芯片210(图2)通常可包括像素阵列单元300，而底部芯片220通常可包括驱动电路310和仲裁器330。在替代实施方式中，诸如本文进一步描述的那些，芯片210和220之间的电路310、320、330和
340的其他合适的分区也可被实现。

[0055] 像素阵列单元300包括排列成二维矩阵阵列的多个像素302，其中各个像素302布置在相互正交的行和列中。像素矩阵阵列302占据成像装置120的上述光接收表面的至少一部分。每个像素302通常可以包括两个或更多个子像素，例如，如下面参考图4A至图4B更详细地描述的。同一单独像素单元302的一些不同子像素可例如在以下方面不同：对不同颜色的光的相应敏感度、它们连接或不连接至仲裁器330的方式、它们由驱动电路310驱动的方式和/或它们由外部电路访问的方式。在示例性实施方式中，像素阵列单元300可具有其中像素302以1280列和720行排列的尺寸。在其他实施方式中，也可以使用其他阵列大小。

[0056] 在操作中，像素302的子像素可以响应于所接收的光而生成电荷。驱动电路320可将驱动信号(例如，电压)施加到像素302及其子像素，以使得像素/子像素能够累积电荷，且接着将对应电信号输出到列ADC电路340。仲裁器330可用于EVS模式，其中，首字母缩略词EVS代表“基于事件的视觉传感器”。更具体来说，仲裁器330可操作以仲裁来自不同像素302的请求，以使得以相应事件的发生次序执行从不同像素302的事件触发的读出。列ADC电路340可操作以将所接收的模拟电信号转换为数字形式且将所得数字信号318引导到信号处理单元320。信号处理单元320可操作用于执行适当的信号处理，诸如相关双采样(CDS)处理、白平衡调整等。然后可将所得的经处理信号122和事件触发像素的地址提供给记录单元
130(也参见图1)。

[0057] 本文公开的一些实施方式可受益于已公开的至少一些EVS特征(例如美国专利第11,195,869号)，该专利通过引用以其全部内容结合在此。

[0058] 图4A至图4B是示出EVS和成像像素的示例的示意图和截面图。更具体地，图4A示出像素单元302的示意性平面图。图4B示出对应于图4A中标记的竖直横截面平面AA的组件200的横截面侧视图。

[0059] 参照图4A，像素单元302包括布置成4×4二维矩阵阵列(即，布置成四行和四列)的十六个子像素。所述子像素包含：(i)四个EVS子像素，标记为E；以及(ii)十二个成像子像素，标记为R、G、B。例如，根据常规RGB色彩方案，不同地标记的成像子像素具有不同滤色器。在替代实施方式中，还可使用所属领域的一般技术人员已知的其他色彩方案(例如，CMY等)。子像素还可被称为像素，例如EVS像素和成像像素。

[0060] 像素单元302的16个子像素E(EVS简称)、R、G、B共分为四组，每组四个子像素。每个组恰好具有以2×2阵列布置的E、R、G和B子像素中的每个中的一个，并且位于像素单元302的四个象限的各个象限中。在所示出的实施方式中，每个组具有子像素的相同布置和方向，例如，可以被视为具有相同的2×2ERGB子像素阵列的相应副本。在替代实施方式中，一些群组可例如在其中的E、R、G、B子像素的相对次序和/或位置上彼此不同。在一些备选实施方式中，像素单元302可包括不同数量的子像素和/或子像素组。

[0061] 参照图4B，像素单元302的每个子像素可具有与光接收芯片210的主表面相邻并沿光接收芯片210的主表面设置的相应可选透镜402。如图4B所示，在子像素边界处使用后深沟槽隔离(RDTI)，以物理地分开并且横向地包围相邻子像素的光电二极管(PDs)。红色、绿色和蓝色滤色器404可分别位于R、G和B子像素中的对应PD的顶表面和对应透镜402的底表面之间。在所示的横截面中，只有蓝色滤光器404是可见的。E子像素中相应的空间403中可以不具有任何滤色器，并且可以通过合适的光学透明、无色的填充材料(例如，氧化硅)来填充。

[0062] 顶部芯片210的片上晶体管410i(其中，i＝1，2，…，5，…)位于芯片的器件层406中，通常靠近其RDTI结构的掩埋边缘。E像素和成像(彩色)像素分别具有如下面进一步描述的用于信号生成和读出的像素电路。对于EVS像素和成像像素两者，该像素电路中的晶体管中的至少一些可以以共享方式形成在相同的层406内。此外，这些晶体管可以形成在RDTI边界区域之下，因此容纳更大的有源PD区域。

[0063] 光接收芯片210的金属互连结构408用于电连接PD和晶体管410i并且还用于在顶部芯片210和底部芯片220的不同电路元件之间路由电连接。

[0064] 为了说明目的并且没有任何暗示的限制，金属互连结构408在图4B中被示出为具有标记为M1‑M5的五个垂直偏移的金属层。在替代实施方式中，不同的(五个)数量的这种垂直偏移的金属层可以类似地用于光接收芯片210中。金属层级M1‑M5的不同电导体之间的空间通常填充有层间电介质(ILD)，例如，如所属领域中已知的。ILD层可以在其中具有金属填充过孔，以在金属互连结构408的不同金属层级的所选导体之间提供预期的电连接。金属互连结构408的M5级被说明性地示出为具有与底部(例如，逻辑)芯片220的相应的多个金属焊盘414相匹配的多个金属焊盘412以在芯片之间提供电连接。

[0065] 图5示出根据实施方式的互连结构408的部分500的立体三维剖视图。部分500包括金属层级Mn的导体502a和502b以及金属层级M(n+1)的导体506a和506b，其中n可以是1、2、3或4。为了更清楚地描述，图5中未明确示出对应的ILD层。

[0066] 如图所示，导体504a、504b和506a、506b基本上是平面的水平金属迹线。通常，互连结构408的一些这种金属轨可具有L形匝，例如，类似于导体506a的匝。诸如Mn级导体502a和M(n+1)级导体506b的一些金属轨可以使用一个或多个金属填充的垂直过孔(诸如过孔504)直接彼此电连接。这种金属填充的垂直过孔(图5中未明确示出)中的一些过孔可以跨越互连结构408的多于两个金属层级并且被实现为对应于结构的各个层级的过孔堆叠。

[0067] 图6A‑6B是示出EVS像素电路和成像像素电路的示例的电路图。在一个示例中，该电路在顶部(光接收)芯片210中实现。更具体地，图6A示出与像素单位单元302的E子像素对应的电路602。电路602可被称为EVS像素电路，并被配置为适应使用EVS像素的事件检测。图6B示出与像素单位单元302的R、G、B子像素的子集对应的电路604。

[0068] 在示例性实施方式中，像素单元302可包括电路602的一个示例和电路604的两个示例。此类电路602和604的不同晶体管可以使用顶部(例如，光接收)芯片210的器件层406来实现。电路602的各种电路元件之间以及电路604的各种电路元件之间的至少一些电连接可以使用光接收芯片210的互连结构408来实现(也参见图4B和图5)。

[0069] 参考图6A，电路602的光电二极管EPD1、EPD2、EPD3和EPD4是像素单元302的E子像素的光电二极管(也参见图4A至图4B)。电路602的对数晶体管LGT1和LGT2以及放大器晶体管E_AMP1和E_AMP2被配置为形成用于处理由光电二极管EPD1‑EPD4生成的光电流的对数电流‑电压转换电路。由该电流至电压转换电路产生的电压出现在端子VPR处。端子VDD、VSS和VRL被连接以接收固定电源电压。可以选择施加至VRL端子的电压，使得光电二极管EPD1、EPD2、EPD3和EPD4被适当地(例如，负)偏置以执行更高效的电荷分离。也可包括在图6A中的电路的右上角的晶体管(及其他)。它是电流控制晶体管，该电流控制晶体管被配置为表现得像电流源，以帮助设置通过E_AMP2和E_AMP1的基本电流。

[0070] 参考图6B，电路604的光电二极管PD1、PD2、PD3、PD4、PD5和PD6是像素单元302的六个R、G、B子像素的光电二极管，其包括两个R子像素、两个G子像素和两个B子像素。放大器晶体管AMP、选择晶体管SEL和复位晶体管RST由光电二极管PD1‑PD6共享。传输晶体管TG1‑TG6连接在光电二极管PD1‑PD6中的单独光电二极管与晶体管AMP的栅极之间。端子VSL是信号读出端子。电路604的端子VDD和VRL可被连接以接收与电路602的对应标记的端子相同的固定电源电压。

[0071] 图7是示出包括EVS像素和成像像素的像素单位单元布局302的示例的布局图。更具体地，图7示出与图4A中所示的平面图对应的像素单元302的平面图。图7中不同电路元件的标记与图6A至图6B中的相同。如上所述，单个像素单元302具有电路602(图6A)的一个示例和电路604(图6B)的两个示例。图6B和图7中的标记FD表示浮动扩散区域。图7中的标签EVS_SN表示光电二极管EPD1‑EPD4的节点，其用于将光电二极管电连接至互连结构408的金属导体。标记RDTI表示像素单元302的RDTI结构，其用于将像素的不同光电二极管彼此物理地分离(也参见图4B)。

[0072] 在图7的布局302中示出一个像素单位单元。像素单元包括对应于光电二极管PD1‑6(总共12个)的两对成像像素组。还存在包括在像素单元中的四个EVS像素EPD1‑4。

[0073] RST、AMP和SEL是由像素单元中的成像PD共享的成像像素电路晶体管(在该示例中，2×3共享)。LGT1、LGT2、E_AMP1和E_AMP2是形成用于输出的对数电路的EVS像素电路晶体管，并且由所有EVS PD(在像素单元的该示例中为4个)共享。EVS PD被分散地局部化，并且EVS晶体管沿着中间(LGT1，E_AMP1/E_AMP2)和底部(LGT2)边界布置。如在图7的平面图中所示，晶体管在PD和RDTI下方的共享层(虚线)内。在诸如图4B所示的截面图中，晶体管接近RDTI的相关部分并布置在RDTI的相关部分之下。PD的P阱可以形成为浅掺杂区并且可以负偏置为VRL。基于装置操作要求，该值可以低至‑1.2V。该示例的布局302提供相对较高的EVS敏感度和较大的PD区域。然而，由于EVS PD的分散位置，可能存在相对较大的EVS金属线碰撞区域。

[0074] 具有对应于图7的布局302的像素单位单元的顶部芯片210的制造通常可以使用两个不同的处理阶段来实现，其通常被称为前端制程(FEOL)处理和后端制程(BEOL)处理。

[0075] 在FEOL处理期间，可以使用对应晶圆的器件层(例如，参见图6A的层406)和与其相邻的任何需要的附加半导体层来图案化和形成各个电路器件，诸如晶体管、电容器、电阻器等。在CMOS工艺的背景下，FEOL加工典型地包括针对形成光电二极管和/或隔离的电CMOS元件的制造步骤。这样的制造步骤可以包括但不限于：(a)化学机械平坦化(CMP)和晶片的清洗；(b)图案化所述器件层；(c)沟槽隔离，例如，RSTI；(d)井形成；(e)栅极形成；(f)源极和漏极模块形成等。

[0076] 在BEOL处理期间，在FEOL处理期间形成的各个电路器件可以通过形成适当的金属互连结构(例如，图4B的408)而电互连。例如，可以形成接触焊盘、互连导线、过孔和不同ILD层。示例BEOL制造步骤可以包括但不限于：(g)源极、漏极和多晶硅区域的硅化；(h)形成并图案化各种介电层，其中的一些可用作光学包层；(i)形成和图案化各种金属层，例如，以产生金属层级M1‑M5，图4B；(j)制作过孔，例如，图5中的504；(k)形成钝化层等。

[0077] 在BEOL处理之后，晶圆可以经受制造后处理。此类处理可包括但不限于晶圆测试、晶圆背面研磨、切割、裸片测试和芯片封装。与FEOL和BEOL处理相反，制造后处理的步骤中的至少一些步骤可以在干净室环境之外执行。

[0078] 电路602和604通常可以使用成像装置120的不同操作模式来操作。例如，如上文已提及，电路602可在EVS操作模式中使用，其中不同像素302的E子像素可持续处于开启状态，且仲裁器330可仲裁来自不同像素302的事件触发的请求以从其E子像素读出信号。相反，电路604可用于图像帧捕获，其中不同像素302的R、G和B子像素可在成像装置120的帧捕获电路的控制下操作。由此，在一些情况下，同一像素单元302的电路602和604可同时激活。在此类情形中，在电路602和604中生成的信号可例如通过电磁串扰现象彼此干扰和交互，从而可能导致在EVS和图像帧捕捉模式两者中生成的图像的质量受到不利影响。

[0079] 例如，通过使用光接收芯片210的金属互连结构408可以实现成像装置120中的显著的模间干扰减少，光接收芯片210特别设计为通过优化(例如，最小化)对应于电路602和604的金属布线之间在像素单元302内的空间重叠来减少上述串扰。

[0080] 图8是示出包括EVS像素和成像像素的像素单位单元布局800的另一示例的布局图。该像素单位单元布局800还使用EVS和成像像素电路(例如，图6A‑B、602、604)，其优选地再次位于顶部芯片(例如，图2、210)。在该示例中，晶体管RST、E_AMP1、E_AMP2和LGT1沿着底边界区域(即，在如图4B的横截面中还示出的RDTI的相关部分之下)定位。同样，晶体管SEL、AMP和LGT2沿着中间边界区域定位(类似地，在横截面中的RDTI边界的相关部分下方)。该布置通过将这些晶体管定位在RDTI下方而保留相对较大的PD面积。

[0081] 图9是示出包括EVS像素和成像像素的像素单位单元布局900的另一示例的布局图。该像素单位单元布局900还使用EVS和成像像素电路(例如，图6A‑B、602、604)，其优选地再次位于顶部芯片(例如，图2、210)处。这里，EVS晶体管LGT1、LGT2、E_AMP1和E_AMP2沿着中间垂直边界区域布置。SEL和AMP晶体管沿中间水平边界区域布置，RST晶体管沿底部水平边界区域布置。RST_Dummy晶体管也可以沿着底边界区域布置。该配置简化了BEOL金属布线工艺。然而，PD区域可以略微小于图7至图8的PD区域。

[0082] 图10是示出包括EVS像素和成像像素的像素单位单元布局1000的另一示例的布局图。像素单元布局1000类似于图9的像素单元布局，但是EVS晶体管LGT1、LGT2、E_AMP1和E_AMP2沿着中间垂直边界区域布置。

[0083] 图11是示出包括EVS像素和成像像素的像素单位单元布局1100的另一示例的布局图。该像素单位单元布局1100类似于图8至图9的像素单位单元布局，但具有沿着中间和左垂直边界区域分散地布置的EVS晶体管。具体地，沿左垂直边界区域布置晶体管LGT1和E_AMP2，并且沿中间垂直边界区域布置晶体管LGT2和E_AMP1。这提供了更均匀的EVS像素晶体管分布。

[0084] 图12是示出包括EVS像素和成像像素的像素单位单元布局1200的另一示例的布局图。在该示例中，EVS PD EPD1‑4一起布置在像素单元布局1200的中间部分。即，每个EVS PD被布置为邻近水平边界区域和垂直边界区域两者。此外，EVS像素晶体管被布置为与EVS PD相邻。具体地，EVS晶体管LGT1和E_AMP1沿着垂直中间边界区域布置，并且EVS晶体管E_AMP2和LGT2沿着水平中间边界区域布置。对于成像像素，RST晶体管布置在水平中间边界区域的外部，并且SEL和AMP晶体管沿着底部边界区域布置。这种布置进一步简化了EVS BEOL布线，并且导致相对较小的EVS布线影响面积。

[0085] 图13是示出EVS像素电路1300的另一示例的电路图。这里，单位单元中的EVS像素/PD的数量减少到两个(EPD1，EPD2)。其余电路LGT1、LGT2、E_AMP1、E_AMP2如以上结合图6A阐述和描述。

[0086] 图14是示出根据图13的示例布置的成像像素电路1400的另一示例的电路图。因为在单位单元中存在两个更少的EVS像素，所以在单位单元(PD7、PD8)中存在两个或更多个成像像素/PD。与其他成像像素一样，这些成像像素具有相应的转移晶体管TG7和TG8。其余电路AMP、SEL、RST、PD1‑6、TG1‑6如上文结合图6B阐述和描述。

[0087] 图15是示出包括EVS像素和成像像素的像素单位单元布局1500的另一示例的布局图。该布局1500与图13和图14的EVS像素电路和成像像素电路一致。显然，像素单元布局1500包括对应于EPD1和EPD2的两个EVS像素。在图15的平面图中，晶体管层包括沿着中间RDTI边界区域布置的RST、E_AMP1、E_AMP2和LGT1晶体管以及沿着底部边界区域布置的SEL、AMP、LGT2。该示例保持相对大的PD面积，并且增加成像与EVS像素的比率，产生更好的图像质量，但是可能更低的事件灵敏度。

[0088] 图16是示出包括EVS像素和成像像素的像素单位单元布局1600的另一示例的布局图。该布局1600还与图13和图14的示例电路一致。这里，EVS像素和相应的电路位于像素单元的中间部分。在晶体管层中，EVS像素晶体管E_AMP2和LGT2沿着中间水平边界区域的中心部分布置，并且晶体管E_AMP1和LGT1沿着中间垂直边界区域的中心部分布置。成像像素晶体管RST布置在中间水平边界区域的外部，并且晶体管SEL和AMP沿着下(水平)边界区域布置。EVS像素和相应电路的接近导致EVS布线影响面积减小。

[0089] 图17至图19对应于像素单元中的PD的数量增加至8个EVS像素和24个成像像素的示例。图17是示出包括EPD1‑8的EVS像素电路1700的电路图。其余电路如图6A所述。图18是示出包括PD1‑12和对应的TG1‑12的成像像素电路1800的电路图。再次，存在用于像素单元的成像像素电路1800的两个示例，并且其余电路如图6B中所述。图19的像素单位单元布局1900具有集中在像素单位单元的右上和左下位置的EVS像素(EDP1‑8)。晶体管层包括沿三个水平边界区域分散的EVS像素电路和成像像素电路。具体地，SEL、AMP、E_AMP1和E_AMP2晶体管沿第一水平边界区域排列，RST、RST_Dummy、SEL和其他AMP晶体管沿第二水平边界区域排列，LGT1、LGT2、其他RST和其他RST_Dummy晶体管沿第三水平边界区域排列。

[0090] 图20至图21示出EVS像素电路2000和对应的像素单元布局2100的另一示例。该示例实现简化的EVS像素电路2000，省略一个对数晶体管和一个放大器晶体管，以仅包括对数晶体管LGT和放大器晶体管E_AMP。用于12个成像像素的成像像素电路与图6B相同。在像素单位单元布局2000中，晶体管层包括沿着中间水平边界区域的晶体管SEL、AMP、E_AMP以及沿着底部水平边界区域的晶体管RST、RST_Dummy和LGT。这种布置简化了EVS像素电路的布线。

[0091] 图22至图23示出EVS像素电路和对应的像素单元布局2300的另一示例。在EVS像素电路中，EVS PD EPD1‑4保持在顶部芯片(图2，210)中，但是相应的EVS像素电路被移动到底部芯片(图2，220)。如像素单元布局2300中所示，这仅需要成像像素电路晶体管SEL、AMP、RST和RST_Dummy位于顶部芯片中的晶体管层。这允许四个EVS像素被保留在像素单元中，同时仍降低顶部芯片的晶体管层中的布线复杂度。

[0092] 图24至图25示出成像像素电路和对应的像素单元布局2500的另一示例。在成像像素电路中，PD PD1‑6(时间2)保持在顶部芯片(图2，210)中，但是相应的成像像素电路与EVS像素电路(图2，220)一起移动至底部芯片。如像素单元布局2500中所示，这更进一步简化了顶部芯片的晶体管层的布线，并且还进一步减小了各种布线之间的电容相互作用的潜在影响。

[0093] 图26是示出包括EVS像素和成像像素的像素单位单元布局2600的另一示例的布局图。这里，针对每个EVS像素添加虚拟传输门E_TG。这产生了具有更高EVS灵敏度的更均匀的结构，同时保持相对较大的PD面积，以及通过虚拟TG对EVS PD的可控隔离。

[0094] 图27A至图27C是在平面图中示出作为图4A的示例的替代物的像素单位单元2702a至2702c的其他示例的示意图。像素单元2702a‑2702c中的每像素单元包括布置成4×4二维矩阵阵列(即，布置成四行和四列)的十六个子像素，并且像素单元2702a‑2702c再次包括四个EVS子像素和十二个成像子像素，单独标记为R、G、B。再次，在单位单元内，子像素还可被称为像素，例如，EVS像素和成像像素。图4A和图27A至图27C中的图案可在本文公开的一些或所有像素单元实施方式中实现。

[0095] 图28A至图28C是像素单元布局2800a‑c，像素单元布局2800a‑c还包括片上透镜设置的示例的示图。图28A示出1×1配置中的片上透镜(OCL)2802(即，每个像素一个OCL)。该配置适用于像素单位单元的任何示例，并且适用于每个像素的最佳性能。图28B和图28C示出处于2×1配置的OCL 2804和处于4×1配置的OCL 2806。这些示例还适用于像素单元的任何示例。它们还适用于使用相位检测自动聚焦(PDAF)的实现方式。

[0096] 图29示出包括EVS像素和成像像素的像素单位元布局2900的另一示例。在此，这些成像像素是矩形形状的，具有与先前示例相比一半大小的面积。对应的EVS像素电路和成像像素电路与图6A和图18中示出和描述的相同。晶体管层类似地包括沿边界区域布置的成像像素和EVS像素晶体管两者。该像素单位单元布局2900也适用于PDAF实现方式。

[0097] 图30A至图30B是示出用于形成RDTI边界区域的RDTI结构的示例的截面图。图30A的RDTI包括(例如，外延)硅层3006，其沿着PD区域延伸以形成PD分离边界(例如，图4B)。内部多晶硅层3004在相同方向上延伸并且通过介电层3002(例如，氧化物、氮化物)与外延硅层3006分离。图30B的RDTI还包括在PD区域旁边延伸的硅层3016，内部金属层3012(例如，钨)在相同方向上延伸，以及介于中间的钝化层3011和电介质3010层。

[0098] 图31至图32是示出同时的EVS和成像像素读出处理3100、3200的时序图。EVS像素电路(例如，图6A)被布置为省略开关控制，使得事件检测在整个时间段内保持活动。成像像素电路(例如，图6B)被设置为使得传输门顺次打开，作为读出模式的一部分。

[0099] 图33为示出位于诸如车辆12100的前鼻部、侧视镜、后保险杠、后门、以及挡风玻璃上侧的位置处的成像装置12101、12102、12103、12104和12105的实施示例的示意图。这些成像装置中的每一者可实施图像感测的示例中的一者或一者以上，所述图像感测包含具有如先前描述的EVS和成像像素的像素阵列。还示出面向外部的成像装置12101至12104的范围12111、12112、12113和1214。成像装置12101至12105中的至少一个可具有获取距离信息的功能。另外，成像装置12101至12105包括用于执行事件感测的EVS像素。对应的计算机系统可以与成像装置12101至12105协调以执行三维物体检测、距离控制、制动控制、加速控制等。

[0100] 本说明书中描述的示例仅是示例并且不限制本文中的公开，并且可以实现其他效果。

[0101] 例如，本技术可以具有以下配置。

[0102] (1)一种图像感测装置，包括：

[0103] 像素阵列，像素阵列包括成像像素和事件感测像素，像素阵列是二维阵列，成像像素和事件感测像素在像素阵列中交错分布；

[0104] 成像像素电路，被配置为从成像像素提供图像信号；以及

[0105] 事件感测像素电路，被配置为从事件感测像素提供事件信号。

[0106] (2)根据(1)所述的图像感测装置，还包括：

[0107] 在像素阵列中围绕每个成像像素和事件感测像素的沟槽隔离。

[0108] (3)根据(2)所述的图像感测装置，其中，在截面视图中，成像像素电路中的第一晶体管和事件感测像素电路中的第二晶体管各自布置在沟槽隔离下方。

[0109] (4)根据(2)所述的图像感测装置，其中，二维阵列在水平方向和垂直方向上延伸，并且沟槽隔离形成在水平方向上延伸的第一边界区和在垂直方向上延伸的第二边界区。

[0110] (5)根据(4)所述的图像感测装置，其中，在截面视图中，成像像素电路中的第一晶体管和事件感测像素电路中的第二晶体管各自布置在第一边界区域下方。

[0111] (6)根据(4)所述的图像感测装置，其中，在截面视图中，成像像素电路中的第一晶体管布置在第一边界区域下方，并且，在截面视图中，事件感测像素电路中的第二晶体管布置在第二边界区域下方。

[0112] (7)根据(1)所述的图像感测装置，其中，像素阵列形成在第一集成电路上，并且其中，成像像素电路中的第一晶体管和事件感测像素电路中的第二晶体管各自布置在第一集成电路的同一晶体管层中。

[0113] (8)根据(1)所述的图像感测装置，其中，图像感测装置包括堆叠组件，堆叠组件包括第一部分，第一部分与第二部分接合，第一部分包括第一集成电路并且第二部分包括第二集成电路。

[0114] (9)根据(8)所述的图像感测装置，其中，事件感测像素电路中的第三晶体管布置在第二集成电路中。

[0115] (10)根据(9)所述的图像感测装置，其中，图像感测像素电路中的第四晶体管布置在第二集成电路中。

[0116] (11)根据(1)所述的图像感测装置，其中，事件感测像素各自包括光电二极管，并且光电二极管与事件感测像素电路并联连接以提供事件信号。

[0117] (12)根据(11)所述的图像感测装置，其中，图像感测像素各自包括光电二极管，并且针对图像感测像素中的单独的图像感测像素设置相应的不同滤色器。

[0118] (13)根据(12)所述的图像感测装置，其中，成像像素电路包括转移晶体管，转移晶体管各自布置用于每个图像感测像素的每个光电二极管。

[0119] (14)根据(13)所述的图像感测装置，其中，事件感测像素的事件信号被连接用于在没有开关栅极控制的情况下进行读出。

[0120] (15)根据(14)所述的图像感测装置，其中，与事件信号读出的同时，使用转移晶体管从各个成像像素中顺序读出图像信号。

[0121] 虽然本公开包括对说明性实施方式的引用，但是本说明书不旨在以限制性意义来解释。对所描述的实施方式的不同修改、以及在本披露范围内的对于本披露所属领域的普通技术人员而言显而易见的其他实施方式被认为落入本披露的范围内，例如，如以下权利要求中所表达的。

[0122] 一些实施方式可以被实现为基于电路的过程，包括在单个集成电路上的可能实现。

[0123] 除非另外明确说明，每个数值和范围应当被解释为近似的，好像词语“约”或“近似”在该值或范围之前。

[0124] 将进一步理解，在不偏离本公开的范围的情况下，例如，如以下权利要求中所表达的，相关领域的技术人员可以做出已经描述和示出以便解释本公开的性质和原理的部件的细节、材料和布置的各种改变。

[0125] 权利要求书中的图形编号和/或图形参考标记(如果有的话)的使用旨在标识所要求保护的主题的一个或多个可能的实施方式，以便促进对权利要求书的解释。这样的用途不应被解释为必须将那些权利要求的范围限制于在相应附图中示出的实施方式。

[0126] 尽管以下方法权利要求中的元素(如果有的话)是以具有相应标记的特定序列来叙述的，除非权利要求叙述另外暗示用于实现那些元素中的一些或全部的特定序列，否则那些元素不一定旨在限于以该特定序列来实现。

[0127] 在此提及“一个实施方式”或“实施方式”是指结合该实施方式所描述的特定特征、结构或特性可以包括在本披露的至少一个实施方式中。短语“在一个实施方式中”在本说明书的不同地方的出现不一定都是指同一个实施方式，也不是必须与其他实施方式相互排斥的单独或替代的实施方式。这同样适用于术语“实施”。

[0128] 除非本文中另外规定，否则使用序数形容词“第一”、“第二”、“第三”等来指代多个相似对象中的对象仅指示此类相似对象的不同示例被提及，并且不旨在暗示如此提及的相似对象必须在时间上、空间上、排序上或以任何其他方式处于相应的顺序或序列中。

[0129] 除非本文中另有规定，除其简单含义之外，连词“如果”还可以或者可替换地解释为意指“当…时”或“在…上”或“响应于确定”或“响应于检测到”，其构造可以取决于相应的具体上下文。例如，短语“如果确定”或“如果检测到[陈述的条件]”可被解释为意指“在确定时”或“响应于确定”或“在检测到[陈述的条件或事件]”或“响应于检测到[陈述的条件或事件]”。

[0130] 在整个详细说明中，未按比例绘制的附图仅是说明性的，并且用于解释而非限制本公开。诸如高度、长度、宽度、顶部、底部的术语的使用严格地便于对实施方式的描述，并且不旨在将实施方式限制于特定方向。例如，高度并不仅仅暗示垂直上升限制，而是用于识别如图中所示的三维结构的三维中的一个。这种“高度”在电极是水平的情况下将是垂直的，但在电极是垂直的情况下将是水平的，等等。类似地，虽然一些附图将不同的层示出为水平层，但是这样的取向仅用于描述目的，而不应被解释为限制。

[0131] 同样出于本说明书的目的，术语“耦接”、“耦接”、“耦接”、“连接”、“连接”或“连接”是指本领域中已知的或以后开发的任何方式，其中允许在两个或更多个元件之间传递能量，并且设想插入一个或多个另外的元件，尽管不是必需的。相反，术语“直接耦接”、“直接连接”等意味着没有这种额外的元件。如应用于物理结构的描述，相同类型的区别适用于术语“附接”和“直接附接”的使用。例如，可以使用粘合剂或其他合适的粘合剂的相对薄的层来实现这种物理结构中的两个相应部件的这种“直接附接”。

[0132] 所描述的实施方式在所有方面都被视为仅是说明性的而非限制性的。具体地，本公开的范围由所附权利要求而不是由本文中的描述和附图指示。落入权利要求的等同物的含义和范围内的所有变化均包含在其范围内。

[0133] 说明书和附图仅示出本公开的原理。因此，应当理解，本领域普通技术人员将能够设计出各种布置，虽然在本文中未明确描述或示出，但是这些布置体现本公开的原理并包括在其范围内。此外，在本文中引用的所有示例主要明确地旨在仅用于教育目的，以帮助读者理解本公开的原理和由发明人为促进本领域所贡献的概念，并且将被解释为不限于这些具体引用的示例和条件。此外，在本文中叙述本公开的原理、方面和实施方式及其特定示例的所有陈述旨在涵盖其等同物。

[0134] 附图中所示的各种元件的功能(包括被标记为“处理器”和/或“控制器”的任何功能块)可以通过使用专用硬件以及能够与适当软件相关联地执行软件的硬件来提供。当由处理器提供时，功能可以由单个专用处理器、由单个共享处理器或由多个单独的处理器提供，其中一些处理器可以被共享。此外，术语“处理器”或“控制器”的明确使用不应被解释为排他地指能够执行软件的硬件，并且可以隐含地包括但不限于数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于存储软件的只读存储器(ROM)、随机存取存储器(RAM)和非易失性存储器。还可以包括常规和/或定制的其他硬件。类似地，在附图中示出的任何开关仅是概念性的。它们的功能可以通过程序逻辑的操作、通过专用逻辑、通过程序控制和专用逻辑的交互、或甚至手动地执行，如从上下文更具体地理解的，具体技术可由实施者选择。

[0135] 如在本申请中使用的，术语“电路”可以指以下的一个或多个或全部：(a)仅硬件的电路实现方式(例如，仅在模拟和/或数字电路中的实现方式)；(b)硬件电路和软件的组合，诸如(如果适用的话)：(i)模拟和/或数字硬件电路与软件/固件的组合以及(ii)硬件处理器与软件(包括数字信号处理器)、软件、以及存储器的任何部分，它们一起工作以使诸如移动电话或服务器的装置执行不同功能；以及(c)需要用于操作的软件(例如，固件)的硬件电路和/或处理器，诸如，微处理器或微处理器的一部分，但是在不需要操作时，软件可能不存在。”电路的该定义适用于该术语在本申请中的所有使用，包括在任何权利要求中。作为进一步的示例，如在本申请中所使用的，术语电路还涵盖仅硬件电路或处理器(或多个处理器)或硬件电路或处理器的一部分及其(或其)附带软件和/或固件的实现方式。例如并且如果适用于特定的权利要求元件，术语电路还涵盖用于移动装置的基带集成电路或处理器集成电路或者在服务器、蜂窝网络装置或其他计算或网络装置中的类似集成电路。

[0136] 本领域普通技术人员应当理解，本文中的任何框图表示体现本公开的原理的说明性电路的概念视图。