技术领域
[0003] 本公开涉及一种半导体装置。
相关背景技术
[0004] 半导体装置可以包括多个半导体元件，并且多个半导体元件的一部分可以包括用于向其它的外部半导体装置发送信号和从其它的外部半导体装置接收信号的接收器电路和发送器电路。接收器电路和发送器电路可以连接到用于发送和接收信号的焊盘。为了保护半导体元件免受可能从半导体装置的外部流过焊盘的静电放电(ESD)的影响，可以将接收器电路和发送器电路连接到ESD保护电路。为了有效地保护半导体元件，可能需要实施在适当触发电压下操作的ESD保护电路。
具体实施方式
[0024] 在下文中，如下将参照附图描述示例实施方式。
[0025] 图1是示出半导体装置的示例的框图。
[0026] 参照图1，半导体装置10包括信号焊盘11和12、电力焊盘13和14、接收器电路15、发送器电路16、以及核心电路17。半导体装置10可以通过信号焊盘11和12与其它的外部半导体装置交换信号。例如，接收器电路15可以通过信号焊盘11和12中的输入焊盘11接收外部输入信号，并且发送器电路16可以通过信号焊盘11和12中的输出焊盘12发送外部输出信号。
[0027] 接收器电路15、发送器电路16和核心电路17中的每一个可以包括多个半导体元件。接收器电路15可以包括接收器，并且发送器电路16可以包括驱动电路。核心电路17可以被实施为半导体装置10提供预定功能所需的各种电路，并且可以包括例如中央处理单元(CPU)、图形处理单元(GPU)、图像信号处理器(ISP)、神经处理单元(NPU)、调制解调器和高速缓冲存储器。
[0028] 接收器电路15可以处理输入到输入焊盘11的外部输入信号，并且可以将信号发送到核心电路17。发送器电路16可以通过处理从核心电路17接收的信号来生成外部输出信号，并且可以通过输出焊盘12发送出外部输出信号。在一些实施方式中，如图1中所示，外部输入信号和外部输出信号中的每一个可以被配置为具有预定频率。
[0029] 接收器电路15、发送器电路16和核心电路17的每个操作所需的电源电压VDD和参考电压VSS可以被输入到电力焊盘13和14。例如，电源电压VDD可以被输入到第一电力焊盘13，并且具有比电源电压VDD的电平低的电平的参考电压VSS可以被输入到第二电力焊盘
14。
[0030] 由于静电放电而导致的高电压可能被施加到半导体装置10的焊盘11至14的至少一部分。例如，在由于静电放电导致高电压被施加到信号焊盘11和12中的至少一个的ESD事件条件下，相对高的电平的电流可能在接收器电路15和发送器电路16中包括的半导体元件中流动，并且因此，可能损坏半导体元件。在一些实施方式中，ESD事件可能在其中主体可以紧密靠近浮置焊盘11至14中的至少一个的情形中发生。
[0031] 为了防止如上所述可能在ESD事件条件下发生的对半导体元件的损坏，提供电流移动路径的ESD保护电路可以包括在接收器电路15和发送器电路16中。在一些实施方式中，ESD保护电路可以包括具有连接到信号焊盘11和12之一的二极管的输入/输出保护电路、以及箝位电路。
[0032] ESD保护电路可以提供在ESD事件条件下流到半导体装置10中的电流流动的路径。理想地，由半导体装置10周围的静电放电导致的流到信号焊盘11和12中的电流可以通过ESD保护电路流出到第二电力焊盘14。
[0033] 例如，ESD保护电路可以被实施为包括PNP晶体管和NPN晶体管的硅控整流器(SCR)电路。SCR电路可以具有根据PNP晶体管和NPN晶体管的性质确定的击穿电压和触发电压，并且可以在比击穿电压高的触发电压下发生雪崩击穿并且电流可以流过，使得由ESD导致的电流可以流到第二电力焊盘14。然而，可能难以有效地保护内部半导体元件免受由于击穿电压与触发电压之间的差而导致的ESD的影响。
[0034] 在一些实施方式中，NMOS晶体管可以包括在ESD保护电路中。由于ESD而导致的电流可以首先流到NMOS晶体管，并且随着电流流到NMOS晶体管，PNP晶体管和NPN晶体管可以工作。因此，通过降低触发电压，可以在发生ESD的情形下有效地保护半导体装置10中的半导体元件。
[0035] 图2和图3是示出半导体装置中包括的ESD保护电路的示例的示图。图4是指示图2和图3中所示的ESD保护电路的示例操作的曲线图。
[0036] 参照图2，ESD保护电路100包括PNP晶体管PNP、第一NPN晶体管NPN1、第二NPN晶体管NPN2、NMOS晶体管NM和第一二极管D1。PNP晶体管PNP的发射极可以连接到通过其输入和/或输出信号的第一焊盘P1，并且第一NPN晶体管NPN1的集电极可以通过第一阱电阻器RNW连接到第一焊盘P1。PNP晶体管PNP的集电极可以连接到通过第二阱电阻器RPW供应参考电压的第二焊盘P2，并且第一NPN晶体管NPN1的发射极可以连接到第二焊盘P2。在一些实施方式中，参考电压可以是地电压。
[0037] PNP晶体管PNP的基极可以连接到第一NPN晶体管NPN1的集电极，并且第一NPN晶体管NPN1的基极可以连接到PNP晶体管PNP的集电极。第二NPN晶体管NPN2的集电极可以连接到第一二极管D1的阳极和NMOS晶体管NM的漏极，并且第一二极管D1的阴极可以连接到第一NPN晶体管NPN1的集电极。第二NPN晶体管NPN2的基极可以连接到第一NPN晶体管NPN1的发射极和PNP晶体管PNP的集电极，并且第二NPN晶体管NPN2的发射极可以连接到NMOS晶体管NM的源极。
[0038] 在图2中所示的示例实施方式中，NMOS晶体管NM可以具有GGNMOS结构。例如，NMOS晶体管NM的栅极可以通过第一外部电阻器R1连接到源极。NMOS晶体管NM的源极可以通过第二外部电阻器R2连接到第二焊盘P2。第一外部电阻器R1的电阻值可以为60kΩ或更大。例如，第二外部电阻器R2的电阻值也可以为60kΩ或更大。
[0039] 图3可以是图2中的ESD保护电路100的示例实施方式。参照图3，深阱区域102可以形成在衬底101上，并且第一阱区域103和第二阱区域104可以形成在深阱区域102上。例如，深阱区域102和第一阱区域103可以掺杂有相同的第一导电类型的杂质，并且第二阱区域104可以掺杂有与第一导电类型不同的第二导电类型的杂质。第一导电类型的杂质可以是N型杂质，并且第二导电类型的杂质可以是P型杂质。第一阱电阻器RNW可以由第一阱区域103的电阻元件提供，并且第二阱电阻器RPW可以由第二阱区域104的电阻元件提供。
[0040] 在第一阱区域103和第二阱区域104中的每一个中，可以形成多个有源区域和将多个有源区域彼此隔离的器件隔离膜105。多个有源区域的一部分可以提供PNP晶体管PNP、第一NPN晶体管NPN1、第二NPN晶体管NPN2和NMOS晶体管NM。
[0041] 首先，提供第一NPN晶体管NPN1的集电极的第一集电极区域110可以形成在第一阱区域103中，并且提供第一NPN晶体管NPN1的发射极的第一发射极区域112可以形成在第二阱区域104中。第一集电极区域110和第一发射极区域112中的每一个可以掺杂有第一导电类型的杂质，并且可以具有比第一阱区域103的杂质浓度高的杂质浓度。第一NPN晶体管NPN1的基极可以由第二阱区域104提供。
[0042] 提供PNP晶体管PNP的发射极的第二发射极区域114可以形成在第一阱区域103中，并且提供PNP晶体管PNP的集电极的第二集电极区域116可以形成在第二阱区域104中。第二发射极区域114和第二集电极区域116中的每一个可以掺杂有第二导电类型的杂质，并且可以具有比第二阱区域104的杂质浓度高的杂质浓度。PNP晶体管PNP的基极可以由第一阱区域103提供。
[0043] NMOS晶体管NM可以包括漏极区域120、源极区域122、以及在与衬底101的上表面平行的第一方向(X轴方向)上设置在漏极区域120与源极区域122之间的栅极结构130。栅极结构130可以包括栅电极层131、栅极绝缘层132和栅极间隔件133。漏极区域120和源极区域122中的每一个可以形成在第二阱区域104中，并且可以掺杂有第二导电类型的杂质以具有比第二阱区域104的杂质的浓度高的浓度。
[0044] 第二NPN晶体管NPN2可以由漏极区域120和源极区域122和第二阱区域104提供。例如，漏极区域120可以提供用于第二NPN晶体管NPN2的集电极，源极区域122可以提供用于第二NPN晶体管NPN2的发射极，并且第二阱区域104可以提供用于第二NPN晶体管NPN2的基极。
[0045] 漏极区域120可以通过第三布线图案连接到形成在第一阱区域103中的第一有源区域124。第一有源区域124可以掺杂有第二导电类型的杂质，并且可以提供第一二极管D1的阳极，并且漏极区域120可以被设置为第一二极管D1的阴极。第二有源区域126可以在第一方向上形成在第一有源区域124与第二阱区域104之间。第二有源区域126可以形成在第一阱区域103中，可以掺杂有第一导电类型的杂质，并且可以具有比第一有源区域124的面积大的面积。
[0046] 参照图3，多个接触件140可以连接到多个有源区域的至少一部分，并且多个接触件140可以连接到多个布线图案150。例如，第一集电极区域110可以通过第一布线图案连接到第二发射极区域114，并且第一发射极区域112可以通过第二布线图案连接到第二集电极区域116。第一布线图案可以连接到通过其输入/输出信号的第一焊盘，并且第二布线图案可以连接到供应参考电压的第二焊盘。栅极结构130可以通过第一外部电阻器R1连接到源极区域122，并且源极区域122可以通过第二外部电阻器R2连接到输入参考电压的第二布线图案。
[0047] 在下文中，将参照图4描述图2和图3中所示的ESD保护电路100的操作。
[0048] 参照图4的曲线图，示出由于ESD事件而生成的ESD电流。当施加到第一焊盘P1的电压由于ESD事件而增大至预定电平以上时，ESD电流可以流动，并且ESD电流快速增大时的电压可以被定义为触发电压。
[0049] 当ESD事件发生时，ESD电流可以首先从连接到第一焊盘P1的第一布线图案流到第一二极管D1和NMOS晶体管NM。当ESD电流流到第一二极管D1和NMOS晶体管NM时，第二阱区域104的电压可以增大，并且第一NPN晶体管NPN1的基极电压可以增大。当基极电压增大时，第一NPN晶体管NPN1可以迅速导通并且ESD保护电路100可以开始SCR操作。
[0050] 在一些实施方式中，ESD保护电路100可以开始SCR操作并且可以减小触发电压与ESD电流可以流过的击穿电压之间的差。在图4中所示的示例实施方式中，击穿电压与触发电压之间的差可以在3V内。因此，与ESD保护电路100一起，可以有效地保护半导体装置中包括的半导体元件。
[0051] ESD保护电路100开始SCR操作的触发电压可以根据ESD保护电路100的设计而改变。例如，可以通过从ESD保护电路100去除第一二极管D1或者通过改变栅极结构130中包括的栅极绝缘层132的厚度而改变NMOS晶体管NM的阈值电压来改变触发电压。
[0052] 图5和图6是示出半导体装置中包括的ESD保护电路的另一示例的示图。图7和图8是示出图5和图6中所示的ESD保护电路的示例操作的曲线图。
[0053] 参照图5，ESD保护电路200包括PNP晶体管PNP、第一NPN晶体管NPN1、第二NPN晶体管NPN2、NMOS晶体管NM、第一外部电阻器R1和第二外部电阻器R2。与在参照图2的示例实施方式中描述的ESD保护电路100相比，可以不存在第一二极管D1，并且因此，NMOS晶体管NM的漏极可以连接到第二NPN晶体管NPN2的集电极。此外，第一NPN晶体管NPN1的集电极可以连接到第二NPN晶体管NPN2的集电极。
[0054] 图6可以是图5中的ESD保护电路200的示例实施方式。除第一二极管D1之外，图6中所示的ESD保护电路200可以具有与在参照图3的示例实施方式中描述的ESD保护电路100的结构相似的结构。
[0055] 参照图6，深阱区域202、第一阱区域203和第二阱区域204可以形成在衬底201上。在第一阱区域203和第二阱区域204中的每一个中，可以形成多个有源区域和将多个有源区域隔离的器件隔离膜205。在第一阱区域203中，可以形成提供第一NPN晶体管NPN1的集电极的第一集电极区域210和提供PNP晶体管PNP的发射极的第二发射极区域214。在图3中所示的示例实施方式中，第一有源区域124可以掺杂有第二导电类型的杂质，而在图6中所示的示例实施方式中，掺杂有第一导电类型的杂质的第一有源区域224可以形成在同一位置中。
第一有源区域224可以通过第三布线图案连接到漏极区域220。具有比第一有源区域224的面积大的面积的第二有源区域226可以形成在第一有源区域224与第二阱区域204之间。
[0056] 在第二阱区域204中，可以形成提供第一NPN晶体管NPN1的发射极的第一发射极区域212和提供PNP晶体管PNP的集电极的第二集电极区域216。NMOS晶体管NM可以包括形成在第二阱区域204中的漏极区域220和源极区域222、以及设置在漏极区域220与源极区域222之间的栅极结构230。栅极结构230可以包括栅电极层231、栅极绝缘层232和栅极间隔件233。
[0057] 多个接触件240可以连接到多个有源区域的至少一部分，并且多个接触件240可以连接到多个布线图案250。第一集电极区域210可以通过第一布线图案连接到第二发射极区域214，并且第一发射极区域212可以通过第二布线图案连接到第二集电极区域216。第一布线图案可以连接到第一焊盘P1，并且第二布线图案可以连接到第二焊盘P2。栅极结构230可以通过第一外部电阻器R1连接到源极区域222，并且源极区域222可以通过第二外部电阻器R2连接到第二布线图案。
[0058] 在下文中，将参照图7和图8描述图5和图6中所示的ESD保护电路200的操作。
[0059] 参照图7和图8，示出由于ESD事件而生成的ESD电流。当施加到第一焊盘P1的电压由于ESD事件而增大至预定电平以上时，ESD电流可以流动，并且ESD电流快速增大时的电压可以被定义为触发电压。
[0060] 当ESD事件发生时，ESD电流可以从连接到第一焊盘P1的第一布线图案流到NMOS晶体管NM。当ESD电流流到NMOS晶体管NM时，第二阱区域104的电压可以增大，并且第一NPN晶体管NPN1的基极电压可以增大。当基极电压增大时，第一NPN晶体管NPN1可以迅速导通并且ESD保护电路200可以开始SCR操作。与参照图2至图4描述的示例实施方式相比，由于可以不存在第一二极管D1，因此可以降低ESD保护电路200开始SCR操作的触发电压。
[0061] 将图7和图8进行比较，图7中所示的曲线图中的触发电压的电平可以相对较低，这可能是由于栅极结构230中包括的栅极绝缘层232的厚度的差异导致的。例如，具有如图7中所示的ESD电流性质的ESD保护电路200中包括的栅极绝缘层232的厚度可以小于具有如图8中所示的ESD电流性质的ESD保护电路200中包括的栅极绝缘层232的厚度。换言之，与具有如图8中所示的ESD电流性质的ESD保护电路200中包括的NMOS晶体管NM的阈值电压相比，具有如图7中所示的ESD电流性质的ESD保护电路200中包括的NMOS晶体管NM可以具有相对小的阈值电压。
[0062] 图9和图10是示出半导体装置中包括的ESD保护电路的另一示例的示图。
[0063] 参照图9，ESD保护电路300包括PNP晶体管PNP、第一NPN晶体管NPN1、第二NPN晶体管NPN2和第二二极管D2。第二二极管D2的阳极可以连接到第二NPN晶体管NPN2的发射极以及第二焊盘P2，并且阴极可以连接到第一NPN晶体管NPN1的集电极和第二NPN晶体管NPN2的集电极。
[0064] 图10可以是图9中的ESD保护电路300的示例实施方式。参照图10，深阱区域302、第一阱区域303和第二阱区域304可以形成在衬底301上。在第一阱区域303和第二阱区域304中的每一个中，可以形成多个有源区域和将多个有源区域彼此隔离的器件隔离膜305。提供第一NPN晶体管NPN1的集电极的第一集电极区域310和提供PNP晶体管PNP的发射极的第二发射极区域314可以形成在第一阱区域303上。
[0065] 在第二阱区域304中，可以形成提供第一NPN晶体管NPN1的发射极的第一发射极区域312和提供PNP晶体管PNP的集电极的第二集电极区域316。在第二阱区域304中，可以形成漏极区域320、源极区域322、以及设置在漏极区域320与源极区域322之间的栅极结构330，使得可以实施NMOS晶体管。栅极结构330可以包括栅电极层331、栅极绝缘层332和栅极间隔件333。在一些实施方式中，还可以在第二阱区域304中形成掺杂有P型杂质的有源区域，并且有源区域可以设置在第一阱区域303与NMOS晶体管之间。有源区域的面积可以大于漏极区域320、源极区域322、第一发射极区域312和第二集电极区域316中的每一个的面积。
[0066] 多个接触件340可以连接到多个有源区域的至少一部分，并且多个接触件340可以连接到多个布线图案350。第一集电极区域310可以通过第一布线图案连接到第二发射极区域314，并且第一发射极区域312可以通过第二布线图案连接到第二集电极区域316。第一布线图案可以连接到第一焊盘P1，并且第二布线图案可以连接到第二焊盘P2。
[0067] 在图10中所示的示例实施方式中，漏极区域320可以通过第三布线图案连接到形成在第一阱区域303中的第一有源区域324，并且第一有源区域324可以是掺杂有第一导电类型的杂质的区域。因此，与以上参照图2和图3描述的示例实施方式不同，第一二极管D1可以不包括在ESD保护电路300中。具有比第一有源区域324的面积大的面积的第二有源区域326可以形成在第一有源区域324与第二阱区域304之间。
[0068] 第三布线图案可以将漏极区域320连接到栅极结构330。如图10中所示，通过将漏极区域320连接到栅极结构330，NMOS晶体管可以作为第二二极管D2操作。换言之，第二二极管D2可以被配置为MOS二极管。因此，源极区域322可以不连接到栅极结构330。源极区域322可以通过第二布线图案连接到第二焊盘P2。
[0069] 图11和图12是示出半导体装置中包括的ESD保护电路的另一示例的示图。
[0070] 首先参照图11，ESD保护电路400包括PNP晶体管PNP、第一NPN晶体管NPN1、第二NPN晶体管NPN2、第一二极管D1和第二二极管D2。第一二极管D1的阳极可以连接到第二NPN晶体管NPN2的集电极，并且第一二极管D1的阴极可以连接到第一NPN晶体管NPN1的集电极。第二二极管D2的阳极可以连接到第二NPN晶体管NPN2的发射极以及第二焊盘P2，并且第二二极管D2的阴极可以连接到第一二极管D1的阳极。
[0071] 图12可以是图11中的ESD保护电路400的示例实施方式。参照图12，深阱区域402、第一阱区域403和第二阱区域404可以形成在衬底401上。在第一阱区域403和第二阱区域404中的每一个中，可以形成多个有源区域和将多个有源区域彼此隔离的器件隔离膜405。
第一集电极区域410和第二发射极区域414可以形成在第一阱区域403中，并且第一发射极区域412和第二集电极区域416可以形成在第二阱区域404中，使得可以实施PNP晶体管PNP和第一NPN晶体管NPN1。
[0072] 在第二阱区域404中，可以形成漏极区域420、源极区域422、以及设置在漏极区域420与源极区域422之间的栅极结构430，使得可以实施NMOS晶体管。栅极结构430可以包括栅电极层431、栅极绝缘层432和栅极间隔件433。在一些实施方式中，还可以在第二阱区域
404中形成掺杂有P型杂质的有源区域，并且有源区域可以设置在第一阱区域403与NMOS晶体管之间。有源区域的面积可以大于漏极区域420、源极区域422、第一发射极区域412和第二集电极区域416中的每一个的面积。
[0073] 多个接触件440可以连接到多个有源区域的至少一部分，并且多个接触件440可以连接到多个布线图案450。第一集电极区域410可以通过第一布线图案连接到第二发射极区域414，并且第一发射极区域412可以通过第二布线图案连接到第二集电极区域416。第一布线图案可以连接到第一焊盘P1，并且第二布线图案可以连接到第二焊盘P2。漏极区域420和栅极结构430可以通过第三布线图案连接到形成在第一阱区域403中的第一有源区域424。因此，NMOS晶体管可以被实施为MOS二极管并且可以提供第二二极管D2。具有比第一有源区域424的面积大的面积并且掺杂有第一导电类型的杂质的第二有源区域426可以形成在第一有源区域424与第二阱区域404之间。
[0074] 与在参照图9和图10的示例实施方式中描述的ESD保护电路300相比，参照在图11和图12的示例实施方式中描述的ESD保护电路400还可以包括第一二极管D1。因此，在参照图11和图12的示例实施方式中描述的ESD保护电路400可以具有相对较高的电平的触发电压。
[0075] 图13和图14是示出半导体装置中包括的ESD保护电路的另一示例的示图。
[0076] 参照图13，ESD保护电路500包括PNP晶体管PNP、第一NPN晶体管NPN1、第二NPN晶体管NPN2和NMOS晶体管NM。NMOS晶体管NM的栅极可以在没有外部电阻器的情况下直接连接到源极，并且NMOS晶体管NM的源极可以在没有外部电阻器的情况下直接连接到第二焊盘P2。
[0077] 换言之，与在参照图5的示例实施方式中描述的ESD保护电路200相比，ESD保护电路500可以具有不设置外部电阻器R1和R2的结构。因此，与在参照图5的示例实施方式中描述的ESD保护电路200相比，ESD保护电路500可以具有相对高的电平的触发电压。当触发电压在图13中所示的示例实施方式中的ESD保护电路500中降低时，ESD保护电路500中包括的NMOS晶体管NM的阈值电压可以被配置为相对低。例如，可以通过改变NMOS晶体管NM的沟道区域的宽度和/或长度来降低ESD保护电路500的触发电压。
[0078] 图14可以是图12中的ESD保护电路500的示例实施方式。参照图14，深阱区域502、第一阱区域503和第二阱区域504可以形成在衬底501上。深阱区域502和第一阱区域503可以掺杂有第一导电类型的杂质，并且第二阱区域504可以掺杂有第二导电类型的杂质。
[0079] 在第一阱区域503和第二阱区域504中的每一个中，可以形成多个有源区域和将多个有源区域彼此隔离的器件隔离膜505。第一集电极区域510和第二发射极区域514可以形成在第一阱区域503中，并且第一发射极区域512和第二集电极区域516可以形成在第二阱区域504中，使得可以实施PNP晶体管PNP和第一NPN晶体管NPN1。
[0080] 在第二阱区域504中，可以形成漏极区域520、源极区域522、以及设置在漏极区域520与源极区域522之间的栅极结构530，使得可以实施NMOS晶体管NM。栅极结构530可以包括栅电极层531、栅极绝缘层532和栅极间隔件533。多个接触件540可以连接到多个有源区域的至少一部分，并且多个接触件540可以连接到多个布线图案550。
[0081] 第一集电极区域510可以通过第一布线图案连接到第二发射极区域514，并且第一发射极区域512可以通过第二布线图案连接到第二集电极区域516。第一布线图案可以连接到第一焊盘P1，并且第二布线图案可以连接到第二焊盘P2。漏极区域520可以通过第三布线图案连接到形成在第一阱区域503中的第一有源区域524。第一有源区域524可以是掺杂有第一导电类型的杂质的区域。具有比第一有源区域524的面积大的面积的第二有源区域526可以形成在第一有源区域524与第二阱区域504之间。
[0082] 栅极结构530可以通过布线图案直接连接到源极区域522。将栅极结构530和源极区域522连接的布线图案可以是第二布线图案，并且该布线图案还可以连接到第一发射极区域512和第二集电极区域516。
[0083] 图15和图16是示出半导体装置中包括的ESD保护电路的另一示例的示图。
[0084] 参照图15，ESD保护电路600包括PNP晶体管PNP、第一NPN晶体管NPN1、第二NPN晶体管NPN2、第一二极管D1和NMOS晶体管NM。与参照图13描述的示例实施方式相似，NMOS晶体管NM的栅极可以在没有外部电阻器的情况下直接连接到源极，并且NMOS晶体管NM的源极可以在没有外部电阻器的情况下直接连接到第二焊盘P2。
[0085] 换言之，与在参照图13的示例实施方式中描述的ESD保护电路500相比，ESD保护电路600可以具有添加第一二极管D1的结构。因此，ESD保护电路600的触发电压可以高于在参照图13的示例实施方式中描述的ESD保护电路500的触发电压。
[0086] 图16可以是图15中的ESD保护电路600的示例实施方式。参照图16，掺杂有第一导电类型的杂质的深阱区域602和第一阱区域603、以及掺杂有第二导电类型的杂质的第二阱区域604可以形成在衬底601上。深阱区域602中的杂质浓度可以低于第一阱区域603和第二阱区域604中的杂质浓度。
[0087] 在第一阱区域603和第二阱区域604中的每一个中，可以形成多个有源区域和将多个有源区域彼此隔离的器件隔离膜605。第一集电极区域610和第二发射极区域614可以形成在第一阱区域603中，并且第一发射极区域612和第二集电极区域616可以形成在第二阱区域604中，使得可以形成PNP晶体管PNP和第一NPN晶体管NPN1。
[0088] 在第二阱区域604中，可以形成漏极区域620、源极区域622、以及设置在漏极区域620与源极区域622之间的栅极结构630，使得可以实施NMOS晶体管NM。栅极结构630可以包括栅电极层531、栅极绝缘层632和栅极间隔件633。漏极区域620和源极区域622可以与第二阱区域604一起提供第二NPN晶体管NPN2。多个接触件640可以连接到多个有源区域的至少一部分，并且多个接触件640可以连接到多个布线图案650。
[0089] 第一集电极区域610可以通过第一布线图案连接到第二发射极区域614，并且第一发射极区域612可以通过第二布线图案连接到第二集电极区域616。第一布线图案可以连接到第一焊盘P1，并且第二布线图案可以连接到第二焊盘P2。漏极区域620可以通过第三布线图案连接到形成在第一阱区域603中的第一有源区域624。第一有源区域624可以是掺杂有第二导电类型的杂质的区域，并且可以提供第一二极管D1的阳极。具有比第一有源区域624的面积大的面积并且掺杂有第一导电类型的杂质的第二有源区域626可以形成在第一有源区域624与第二阱区域604之间。
[0090] 栅极结构630可以通过布线图案直接连接到源极区域622。将栅极结构630和源极区域622连接的布线图案可以是第二布线图案，并且该布线图案还可以连接到第一发射极区域612和第二集电极区域616。
[0091] 图17至图20是示出半导体装置中包括的ESD保护电路的另一示例的示图。
[0092] 参照图17，ESD保护电路700包括PNP晶体管PNP、第一NPN晶体管NPN1、第二NPN晶体管NPN2、NMOS晶体管NM和第一外部电阻器R1。第一外部电阻器R1可以连接在NMOS晶体管NM的栅极与源极之间，并且NMOS晶体管NM的源极可以在没有外部电阻器的情况下直接连接到第二焊盘P2。
[0093] 与在参照图13的示例实施方式中描述的ESD保护电路500相比，ESD保护电路700可以具有添加了第一外部电阻器R1的结构。因此，与在参照图13的示例实施方式中描述的ESD保护电路500相比，ESD保护电路700可以具有相对低的电平的触发电压。
[0094] 图18至图20可以是图17中所示的ESD保护电路700的示例实施方式。首先参照图18，深阱区域702、第一阱区域703和第二阱区域704可以形成在衬底701上。深阱区域702和第一阱区域703可以掺杂有第一导电类型的杂质，并且第二阱区域704可以掺杂有第二导电类型的杂质。
[0095] 在第一阱区域703和第二阱区域704中的每一个中，可以形成多个有源区域和将多个有源区域彼此隔离的器件隔离膜705。第一集电极区域710和第二发射极区域714可以形成在第一阱区域703中，并且第一发射极区域712和第二集电极区域716可以形成在第二阱区域704中，使得可以实施PNP晶体管PNP和第一NPN晶体管NPN1。
[0096] 在第二阱区域704中，可以形成漏极区域720、源极区域722、以及设置在漏极区域720与源极区域722之间的栅极结构730，使得可以实施NMOS晶体管NM。栅极结构730可以包括栅电极层731、栅极绝缘层732和栅极间隔件733。多个接触件740可以连接到多个有源区域的至少一部分，并且多个接触件740可以连接到多个布线图案750。
[0097] 第一集电极区域710可以通过第一布线图案连接到第二发射极区域714，并且第一发射极区域712可以通过第二布线图案连接到第二集电极区域716。第一布线图案可以连接到第一焊盘P1，并且第二布线图案可以连接到第二焊盘P2。
[0098] 漏极区域720可以通过第三布线图案连接到掺杂有第一导电类型的杂质的第一有源区域724。具有比第一有源区域724的面积大的面积的第二有源区域726可以形成在第一有源区域724与第二阱区域704之间。栅极结构730可以通过第一外部电阻器R1连接到源极区域722。源极区域722可以通过第二布线图案连接到第一发射极区域712和第二集电极区域716。
[0099] 与图18中所示的示例实施方式中的ESD保护电路700相比，在图19中所示的示例实施方式中的ESD保护电路700A中，连接到第三布线图案的第一有源区域724A可以具有不同的结构。在图19中所示的示例实施方式中，连接到第三布线图案的第一有源区域724A可以被形成为与第一阱区域703与第二阱区域704之间的器件隔离膜直接相邻。
[0100] 在图20中所示的示例实施方式中的ESD保护电路700B中，元件在第一方向(X轴方向)上的布置次序可以与参照图18和图19描述的ESD保护电路700和700A不同。参照图20，第一发射极区域712B和第二集电极区域716B可以设置在第一阱区域703和第二阱区域704之间的器件隔离膜与NMOS晶体管NM之间。第一发射极区域712B和第二集电极区域716B可以通过下接触件740和下布线图案750连接到第二焊盘P2。
[0101] 形成在第一阱区域703中的第一有源区域724B可以通过下接触件740、下布线图案750、下接触件760和下布线图案770连接到漏极区域720。由于第一发射极区域712B和第二集电极区域716B设置在NMOS晶体管NM与第一阱区域703之间，因此第一发射极区域712B和第二集电极区域716B可以经由在第二方向(Y轴方向)和/或第三方向(Z轴方向)上设置在不同的位置中的不同的布线图案电连接到源极区域722。因此，与参照图18和图19描述的示例实施方式相比，将第一发射极区域712B和第二集电极区域716B连接到源极区域722的布线图案的长度可以增大，并且布线图案可以与设置在源极区域722与第二焊盘P2之间的外部电阻器相似地起作用。
[0102] 图21和图22是示出半导体装置中包括的ESD保护电路的另一示例的示图。
[0103] 参照图21，ESD保护电路800包括PNP晶体管PNP、第一NPN晶体管NPN1、第二NPN晶体管NPN2、第一二极管D1、第二二极管D2和第二外部电阻器R2。图21中所示的示例实施方式中的ESD保护电路800可以具有将第二外部电阻器R2添加到参照图11描述的ESD保护电路400的结构。因此，ESD保护电路800可以具有比参照图11描述的ESD保护电路400的触发电压的电平的相对高的电平的触发电压。
[0104] 图22可以是图21中的ESD保护电路800的示例实施方式。参照图22，深阱区域802、第一阱区域803和第二阱区域804可以形成在衬底801上。在第一阱区域803和第二阱区域804中的每一个中，可以形成多个有源区域和将多个有源区域彼此隔离的器件隔离膜805。
第一集电极区域810和第二发射极区域814可以形成在第一阱区域803中，并且第一发射极区域812和第二集电极区域816可以形成在第二阱区域804中，使得可以实施PNP晶体管PNP和第一NPN晶体管NPN1。
[0105] 在第二阱区域804中，可以形成漏极区域820、源极区域822、以及设置在漏极区域820与源极区域822之间的栅极结构830，使得可以实施NMOS晶体管。栅极结构830可以包括栅电极层831、栅极绝缘层832和栅极间隔件833。
[0106] 多个接触件840可以连接到多个有源区域的至少一部分，并且多个接触件840可以连接到多个布线图案850。第一集电极区域810可以通过第一布线图案连接到第二发射极区域814，并且第一发射极区域812可以通过第二布线图案连接到第二集电极区域816。第一布线图案可以连接到第一焊盘P1，并且第二布线图案可以连接到第二焊盘P2。漏极区域820和栅极结构830可以通过第三布线图案连接到形成在第一阱区域803中的第一有源区域824。因此，NMOS晶体管可以被实施为MOS二极管，并且可以提供第二二极管D2。具有比第一有源区域824的面积大的面积并且掺杂有第一导电类型的杂质的第二有源区域826可以形成在第一有源区域824与第二阱区域804之间。
[0107] 图23和图24是示出半导体装置中包括的ESD保护电路的另一示例的示图。
[0108] 参照图23，ESD保护电路900包括PNP晶体管PNP、第一NPN晶体管NPN1、第二NPN晶体管NPN2、第二二极管D2和第二外部电阻器R2。图23中所示的示例实施方式中的ESD保护电路900可以具有将第二外部电阻器R2添加到参照图9描述的ESD保护电路300的结构。
[0109] 图24可以是图23中的ESD保护电路900的示例实施方式。参照图24，深阱区域902、第一阱区域903和第二阱区域904可以形成在衬底901上。在第一阱区域903和第二阱区域904中的每一个中，可以形成多个有源区域和将多个有源区域彼此隔离的器件隔离膜905。
在第一阱区域903中，可以形成提供第一NPN晶体管NPN1的集电极的第一集电极区域910和提供PNP晶体管PNP的发射极的第二发射极区域914。
[0110] 在第二阱区域904中，可以形成提供第一NPN晶体管NPN1的发射极的第一发射极区域912和提供PNP晶体管PNP的集电极的第二集电极区域916。在第二阱区域904中，可以形成漏极区域920、源极区域922、以及设置在漏极区域920与源极区域922之间的栅极结构930，使得可以形成NMOS晶体管。栅极结构930可以包括栅电极层931、栅极绝缘层932和栅极间隔件933。
[0111] 多个接触件940可以连接到多个有源区域的至少一部分，并且多个接触件940可以连接到多个布线图案950。第一集电极区域910可以通过第一布线图案连接到第二发射极区域914，并且第一发射极区域912可以通过第二布线图案连接到第二集电极区域916。第一布线图案可以连接到输入/输出信号的第一焊盘P1，并且第二布线图案可以连接到输入参考电压的第二焊盘P2。
[0112] 在图24中所示的示例实施方式中，漏极区域920可以通过第三布线图案连接到形成在第一阱区域903中的第一有源区域924以及栅极结构930。因此，NMOS晶体管可以作为第二二极管D2操作。第一有源区域924可以掺杂有第一导电类型的杂质。源极区域922可以不连接到栅极结构930，并且可以通过第二布线图案连接到第二焊盘P2。具有比第一有源区域924的面积大的面积的第二有源区域926可以形成在第一有源区域924与第二阱区域904之间。
[0113] 图25和图26是示出半导体装置中包括的ESD保护电路的另一示例的示图。
[0114] 参照图25，ESD保护电路1000包括PNP晶体管PNP、第一NPN晶体管NPN1、第二NPN晶体管NPN2、第一二极管D1、NMOS晶体管NM和第二外部电阻器R2。图25中所示的示例实施方式中的ESD保护电路1000可以具有从参照图2描述的ESD保护电路100去除第一外部电阻器R1的结构。由于去除了第一外部电阻器R1，因此ESD保护电路1000可以具有比参照图2描述的ESD保护电路100的触发电压的电平相对高的电平的触发电压。
[0115] 图26可以是图25中的ESD保护电路1000的示例实施方式。参照图26，深阱区域1002、第一阱区域1003和第二阱区域1004可以形成在衬底1001上。在第一阱区域1003和第二阱区域1004中的每一个中，可以形成多个有源区域和将多个有源区域隔离的器件隔离膜
1005。在第一阱区域1003中，可以形成提供用于第一NPN晶体管NPN1的集电极的第一集电极区域1010和提供用于PNP晶体管PNP的发射极的第二发射极区域1014。
[0116] 在第二阱区域1004中，可以形成提供第一NPN晶体管NPN1的发射极的第一发射极区域1012和提供PNP晶体管PNP的集电极的第二集电极区域1016。在第二阱区域1004中，可以形成漏极区域1020、源极区域1022、以及设置在漏极区域1020与源极区域1022之间的栅极结构1030，使得可以实施NMOS晶体管NM。栅极结构1030可以包括栅电极层1031、栅极绝缘层1032和栅极间隔件1033。
[0117] 多个接触件1040可以连接到多个有源区域的至少一部分，并且多个接触件1040可以连接到多个布线图案1050。第一集电极区域1010可以通过第一布线图案连接到第二发射极区域1014，并且第一发射极区域1012可以通过第二布线图案连接到第二集电极区域1016。第一布线图案可以连接到输入/输出信号的第一焊盘P1，并且第二布线图案可以连接到输入参考电压的第二焊盘P2。
[0118] 在图26中所示的示例实施方式中，漏极区域1020可以通过第三布线图案连接到形成在第一阱区域1003中的第一有源区域1024。第一有源区域1024可以掺杂有第二导电类型的杂质，并且可以提供第一二极管D1的阳极。源极区域1022可以在没有外部电阻器的情况下直接连接到栅极结构1030，并且源极区域1022可以通过第二外部电阻器R2连接到第二布线图案。具有比第一有源区域1024的面积大的面积的第二有源区域1026可以形成在第一有源区域1024与第二阱区域1004之间。
[0119] 图27和图28是示出半导体装置中包括的ESD保护电路的另一示例的示图。
[0120] 参照图27，ESD保护电路1100包括PNP晶体管PNP、第一NPN晶体管NPN1、第二NPN晶体管NPN2、NMOS晶体管NM和第二外部电阻器R2。图27中所示的示例实施方式中的ESD保护电路1100可以具有从参照图25描述的ESD保护电路1000去除第一二极管D1的结构。
[0121] 图28可以是图27中的ESD保护电路1100的示例实施方式。参照图28，深阱区域1102、第一阱区域1103和第二阱区域1104可以形成在衬底1101上。在第一阱区域1103和第二阱区域1104中的每一个中，可以形成多个有源区域和将多个有源区域彼此隔离的器件隔离膜1105。在第一阱区域1103中，可以形成提供第一NPN晶体管NPN1的集电极的第一集电极区域1110和提供PNP晶体管PNP的发射极的第二发射极区域1114。
[0122] 在第二阱区域1104中，可以形成提供第一NPN晶体管NPN1的发射极的第一发射极区域1112和提供PNP晶体管PNP的集电极的第二集电极区域1116。在第二阱区域1104中，可以形成漏极区域1120、源极区域1122、以及设置在漏极区域1120与源极区域1122之间的栅极结构1130，使得可以实施NMOS晶体管NM。栅极结构1130可以包括栅电极层1131、栅极绝缘层1132和栅极间隔件1133。
[0123] 多个接触件1140可以连接到多个有源区域的至少一部分，并且多个接触件1140可以连接到多个布线图案1150。第一集电极区域1110可以通过第一布线图案连接到第二发射极区域1114，并且第一发射极区域1112可以通过第二布线图案连接到第二集电极区域1116。第一布线图案可以连接到输入/输出信号的第一焊盘P1，并且第二布线图案可以连接到输入参考电压的第二焊盘P2。
[0124] 在图28中所示的示例实施方式中，漏极区域1120可以通过第三布线图案连接到形成在第一阱区域1103中的第一有源区域1124。第一有源区域1124可以掺杂有第一导电类型的杂质，并且因此，与图26中所示的示例实施方式不同，可以不实施第一二极管D1。源极区域1122可以在没有外部电阻器的情况下直接连接到栅极结构1130，并且源极区域1122可以通过第二外部电阻器R2连接到第二布线图案。具有比第一有源区域1124的面积大的面积的第二有源区域1126可以形成在第一有源区域1124与第二阱区域1104之间。
[0125] 根据前述示例实施方式，除了PNP晶体管和NPN晶体管之外，ESD保护电路还可以包括NMOS晶体管，并且通过以GGNMOS和MOS二极管的各种结构实施NMOS晶体管，ESD保护电路的触发电压可以被配置为适合于期望的目标电压。此外，通过减小击穿电压与触发电压之间的差，可以有效地保护半导体装置中包括的半导体元件免受ESD的影响。
[0126] 尽管本说明书包含许多具体实施方式细节，但是这些不应被解释为对可以要求保护的范围的限制，而是作为可以专用于特定发明的特定实施方式的特征的描述。在本说明书中在单独实施方式的上下文中描述的某些特征也可以在单个实施方式中组合地实施。相反，在单个实施方式的上下文中描述的各种特征也可以在多个实施方式中单独地或以任何合适的子组合实施。此外，尽管特征可以在上面被描述为在某些组合中起作用并且甚至最初被这样要求保护，但是来自所要求保护的组合的一个或多个特征在一些情况下可以从该组合中被去除，并且所要求保护的组合可以针对子组合或子组合的变型
[0127] 尽管以上已经示出并描述了示例实施方式，但是对于本领域技术人员而言将清楚的是，在不脱离如由所附权利要求限定的示例实施方式的范围的情况下，可以进行修改和变化。
