[0001] 本发明属于芯片技术领域，涉及一种碳化硅基混合二极管及其制备方法。

[0002] 碳化硅(SiC)作为第三代半导体典型代表，不但具有较宽的禁带宽度，还具有高的击穿电压，高的热导率，高的电子饱和速率等优点。因此，以碳化硅材料制备的电力电子器件具有更高的耐压、更大的电流承载能力以及更高的工作频率，并且其可在高频，高温环境中工作，工作的可靠性高，能够适合苛刻的工作环境等。因此碳化硅材料作为第三代电力电子器件已经成为电力电子技术最为重要的发展方向，在军事和民事领域具有重要的应用前景。

[0003] 在碳化硅的二极管中，肖特基结构显著优点是开关速度快，属于多数载流子器件，没有反向恢复时间，但在高压下肖特基势垒退化，反向漏电大，无法实现耐高压特性。与肖特基结构相比，本征‑非掺杂‑杂质(Positive‑Intrinsic‑Negative，PiN器件具有更高的耐压，但反向恢复时间较长，正向压降较大。而结势垒肖特基二极管(Junction Barrier Schottky，JBS)，是将肖特基和PiN结构结合在一起的一种器件结构，结合了两者的优点，有高压，低漏电，低正向导通压降低，反向恢复时间快等。

[0004] 通常碳化硅混合二极管(Metal‑PIN‑Schottky Diode，MPS),是在传统的JBS基础上多一层光刻，使得欧姆金属和肖特基金属分开制作，从而降低了降低欧姆接触电阻，提高了正向浪涌能力。

[0005] 但是在传统的MPS中，P+欧姆接触仅在硅片的表面实现，这限制了电流的分布和器件的热性能。当电流通过这种结构时，由于接触面积有限，电流密度在接触点处可能会非常高，导致局部过热和电迁移问题，从而影响器件的可靠性和寿命。此外，较小的接触面积也可能限制正向浪涌电流的能力，并且会使得反向耐压不足。

[0044] 为了使本发明的目的、技术方案及优点更加清楚明白，下面结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

[0045] 为了使本揭示内容的叙述更加详尽与完备，下文针对本发明的实施方式与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。实施方式中涵盖了多个具体实施例的特征以及用以建构与操作这些具体实施例的方法步骤与其顺序。然而，亦可利用其它具体实施例来达成相同或均等的功能与步骤顺序。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

[0046] 需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。

[0047] 另外，在本申请实施例的描述中，“多个”是指两个或多于两个，其它量词与之类似应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明，并且在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。

[0048] 如图1所示为本发明实施例提供的一种碳化硅基混合二极管的制备方法的流程图，包括如下步骤。

[0049] 步骤S101，获取N型碳化硅衬底100，并在所述N型碳化硅衬底100的正面生长N型碳化硅外延层200，在所述N型碳化硅衬底的背面生成欧姆金属层300。

[0050] 本步骤产生的结构具体如图2所示。

[0051] 需要说明的是，N型碳化硅衬底100是指向碳化硅材料中掺杂N型杂质原子(例如氮或磷)所形成的N型半导体；

[0052] N型碳化硅外延层200，是在N型碳化硅衬底100上通过外延生长技术沉积的一层N型半导体材料，其中含有氮源(N型掺杂剂)的气体与碳源和硅源的气体在高温下反应，沉积在衬底上形成外延层，N型掺杂剂(如氮或磷)在生长过程中被引入，以确保材料具有足够的自由电子，从而呈现N型半导体的电学特性。

[0053] 可选的，N型碳化硅衬底100的厚度可以是300‑400um(微米)，因为衬底的厚度太薄3
在制备过程中容易碎片，衬底厚度太厚会造成浪费，衬底的掺杂浓度可以大于1e19/cm (立方厘米)，以保证足够低的电阻。

[0054] 需要说明的是，N型碳化硅外延层200的掺杂浓度必须小于N型碳化硅衬底100的掺杂浓度，因为衬底用于导电不承受耐压，因此需要外延层具有较低掺杂浓度才能承受耐压。

[0055] 可选的，N型碳化硅外延层200的掺杂浓度可以为1e15‑1e16/cm3，厚度可以位于10‑12um。

[0056] 需要说明的是，在N型碳化硅衬底100的背面生成欧姆金属层300的方式可以是任意能够实现的方式；

[0057] 作为一个具体的示例，可以在N型碳化硅衬底100的背面溅射或者蒸发欧姆金属(例如钛、镍或者银等)形成欧姆接触，并将背面厚度减薄到100‑200um。

[0058] 步骤S102，在所述N型碳化硅外延层的元胞区域的第一活性区域注入P型杂质，生成第一P型掺杂区域410。

[0059] 本步骤具体产生的结构如图3所示。

[0060] 可选的，本步骤中注入的P型杂质可以是铝。

[0061] 可选的，本步骤中在注入P型杂质的过程中，可以分多次不同浓度进行注入，以形成具有浓度梯度的第一P型掺杂区域410，该第一P型掺杂区域410可以称为P+柱子，作为一个具体的示例，P型杂质的注入次数可以是3至5次，第一次注入P型杂质的能量为30‑40kev3
(千电子伏特)，剂量为1‑5e15/cm ，第二次注入P型杂质的能量为80‑120kev，剂量为1‑
3 3
5e13/cm ，第三次注入能量为200‑300kev，剂量为15e13/cm ，第四次注入能量为300‑
3 3
400kev，剂量为1‑5e14/cm，第五次的注入能量为400‑500kev，剂量为1‑5e15/cm，且P型杂质的注入温度可以在高温500‑600℃。

[0062] 可选的，第一P型掺杂区域410的数量可以是多个，例如是三个，多个第一P型掺杂区域410的宽度和间距可以根据应用时的需要进行具体设置，例如宽度可以为1‑2um，间距可以为2‑4um。

[0063] 具体的，如图3所示，在注入P型杂质之前，可以在外延层的顶部表面通过光刻工艺刻蚀形成注入区域。作为一个具体的示例，可以在对外延层进行清洗后，在外延层的顶部表面生长三明治结构硬掩模(hard mask，HM)其中，HM的第一层可以是热氧化层411pad ox，其厚度可以是400‑500A(埃)，这一层热氧化层可以作为P型杂质注入时候的遮挡层，而热氧化层制作厚度均匀性更好控制，第二层可以是多晶硅层412，这一层可以作为过渡层，这一层可以用于衔接第一层和第三层，使得刻蚀的时候终点检测信号强，第三层可以是低压四乙氧基硅烷413(Low Pressure TetraEthyl OrthoSilicate，LPTEOS)，其厚度可以是2‑2.5um，进一步可以对其进行高温致密，然后可以进行光刻图形制作，进行涂胶曝光显影的操作，光刻胶的厚度可以是2‑2.5um，然后开始刻蚀，刻蚀可以用各向异性更好的感应耦合等离子体(Inductively Coupled Plasma，ICP)或者横向电容耦合等离子体(Transverse Capacitively Coupled Plasma，TCP)等离子干法进行刻蚀，首先刻蚀顶部的LPTEOS413，抓终点停在多晶硅层412，然后对多晶硅层412进行刻蚀，抓终点停在pad ox411，然后去胶并清洗干净形成注入区域。

[0064] 步骤S103，通过光刻工艺在所述第一活性区域内刻蚀形成欧姆接触沟槽500。

[0065] 其中，所述欧姆接触沟槽500位于所述第一P型掺杂区域410内。

[0066] 本步骤具体产生的结构如图4所示。

[0067] 需要说明的是，本步骤中通过光刻工艺在第一活性区域内刻蚀形成欧姆接触沟槽500的方式可以是任意能够实现的方式。作为一个具体的示例，在本步骤中可以首先去除步骤S102中的硬掩模层，然后重新通过光刻工艺形成待刻蚀区域，该待刻蚀区域必须位于第一P型掺杂区域410的注入区域内，以使得欧姆接触沟槽500位于第一P型掺杂区域410内，在形成待刻蚀区域后，对待刻蚀区域进行刻蚀；

[0068] 作为一个具体的示例，对待刻蚀区域进行刻蚀的刻蚀方法可以是干法刻蚀，刻蚀的深度可以是0.8‑1.2um，宽度可以是0.8‑1.2um。

[0069] 步骤S104，在所述欧姆接触沟槽500中填充欧姆金属510。

[0070] 本步骤具体产生的结构如图5所示。

[0071] 在本步骤之前，可以对外延层进行高温激活，例如可以使得激活温度为1600‑1750摄氏度，激活时间为20‑30min；

[0072] 可选的，为了避免外延层在高温反应后表面变得粗糙，使得后续工艺无法加工，可以在高温激活之前，在外延层表面溅射碳膜520，在高温反应结束后，可以去除碳膜520。具体如图6所示。

[0073] 需要说明的是，本步骤中填充的欧姆金属510可以是镍、金或者钽等，此处不进行详细限定；

[0074] 作为一个具体的示例，在欧姆接触沟槽500中填充的欧姆金属510的厚度可以是0.5‑0.8um，进一步可以通过化学机械抛光(Chemical Mechanical Polishing，CMP)工艺去除欧姆接触沟槽500顶部的欧姆金属510，使得欧姆金属510的厚度保持与欧姆接触沟槽500顶部持平。

[0075] 需要说明的是，在本步骤之后，在欧姆接触沟槽500中填充欧姆金属510，可以使得欧姆金属510与欧姆接触沟槽500中的碳化硅合金，为保证欧姆金属510与碳化硅顺利合金，可以使得欧姆金属510与碳化硅在550‑750℃(摄氏度)的条件下，反应10‑20min(分钟)。

[0076] 步骤S105，在所述元胞区域中第二活性区域的表面溅射肖特基金属600。

[0077] 具体结构如图7所示。

[0078] 需要说明的是，本步骤中第二活性区域的表面溅射肖特基金属600之后，可以使得肖特基金属600与碳化硅表面形成肖特基合金，最终形成肖特基势垒。

[0079] 可选的，在本步骤之后，可以在顶层溅射顶层金属700，例如可以是铝等，且溅射的铝的厚度可以是3‑4um等，具体结构如图8所示。

[0080] 可选的，在本步骤之后，可以在顶层金属上形成钝化层800，该钝化层800可以通过光刻工艺刻蚀形成，并包括三层结构，分别为等离子体增强氧化物(Plasma Enhanced Oxide，PEOX)、等离子体增强氮化硅(Plasma Enhanced Silicon Nitride，PESIN)以及聚酰亚胺，具体结构如图9所示。

[0081] 本发明实施例在制备碳化硅基混合二极管的过程中，在第一P型掺杂区域410内刻蚀形成欧姆接触沟槽500，并在欧姆接触沟槽500中填充欧姆金属510，这样在第一P型掺杂区域410内，与欧姆金属510发生欧姆接触的P型杂质可以位于第一P型掺杂区域410内的两个侧壁和底部的硅面，这样在第一P型掺杂区域410内P型杂质欧姆接触面积可以大大增加，而接触面积的增加意味着电流可以更均匀地分布在更大的区域上，这降低了局部电流密度，减少了热聚集和电迁移的风险，从而提高了器件的热稳定性和可靠性；并且由于接触面积增大，器件可以承受更大的正向瞬态电流而不至于过热或损坏，这对于需要处理大电流的应用尤其重要；另外还可以改善反向耐压，因为反向欧姆金属作为场板使用，可以改善电场分布，提高器件的反向击穿电压，这意味着在反向偏置条件下，器件可以承受更高的电压而不被击穿。综上所述，本发明能够解决现有技术中的传统MPS由于欧姆接触面积较小所导致的一系列问题。

[0082] 在一种可选的实现方式中，所述通过光刻工艺在所述第一活性区域内刻蚀形成欧姆接触沟槽500之后，在所述欧姆接触沟槽500中填充欧姆金属510之前，还包括：

[0083] 向所述欧姆接触沟槽500的底部注入P型杂质，以在所述欧姆接触沟槽500底部形成P型杂质势垒900。具体结构如图10所示。

[0084] 可以理解的是，在欧姆接触沟槽500底部形成P型杂质势垒900可以有效规避欧姆沟槽电场集中提前击穿。

[0085] 需要说明的是，在向欧姆接触沟槽500的底部注入P型杂质时，可以使得杂质注入角度与侧壁倾斜，以便于P型杂质能够注入欧姆接触沟槽500的底部。

[0086] 作为一个具体的示例，在向欧姆接触沟槽500的底部注入P型杂质之前，可以去除上一步光刻时采用的遮挡层，保留LPTEOS，并沿着侧壁倾斜注入能量为35‑40kev，剂量为5‑3
6E15/cm的铝。

[0087] 可以理解的是，在欧姆接触沟槽500的底部形成有P型杂质势垒900，可以使得碳化硅基混合二极管具有更高反向击穿电压，更低的正向导通电压，有更高的电流密度。

[0088] 在一种可选的实现方式中，所述在所述元胞区域中第二活性区域的表面溅射肖特基金属600，包括：

[0089] 在所述第二活性区域的表面刻蚀肖特基沟槽610；

[0090] 在所述肖特基沟槽610内溅射肖特基金属600，并将所述肖特基金属600与碳化硅合金，以形成肖特基势垒。

[0091] 需要说明的是，第二活性区域与第一活性区域为元胞区域中不同的活性区域。

[0092] 在本实现方式中，在第二活性区域的表面刻蚀肖特基沟槽610的方式可以通过光刻工艺进行刻蚀，具体的光刻工艺可以根据应用时的具体需要进行设置。

[0093] 作为一个具体的示例，如图11所示，可以先在外延层的顶部表面淀积LPTEOS620(也可以是二氧化硅)，再光刻做出图形，进而刻蚀LPTEOS620作为遮挡层，最后刻蚀肖特基沟槽610，刻蚀得到的肖特基沟槽610的深度可以是0.4‑0.6um，宽度可以是2‑4um。

[0094] 可以理解的是，通过刻蚀肖特基沟槽610，并在肖特基沟槽610内溅射肖特基金属600，由于肖特基沟槽610能够溅射肖特基金属600的面积包括肖特基沟槽610内的侧面面积和底面面积，因此本实现方式最终得到的碳化硅基混合二极管最终溅射的肖特基金属600面积大于传统碳化硅基混合二极管直接将肖特基金属600溅射在器件表面上的肖特基金属面积，相同面积正向压降会低，反向恢复时间更短。相同正向压降时，管芯面积要小。

[0095] 在一种可选的实现方式中，在所述并在所述N型碳化硅衬底100的正面生长N型碳化硅外延层200之后，所述通过光刻工艺在所述第一活性区域内刻蚀形成欧姆接触沟槽610之前，还包括：

[0096] 在所述N型碳化硅外延层200的元胞区域的终端区域注入P型杂质，生成第二P型掺杂区域420。具体结构如图12所示。

[0097] 需要说明的是，在N型碳化硅外延层200的元胞区域的终端区域注入P型杂质，以生成第二P型掺杂区域420的方式可以是任意能够实现的方式。

[0098] 可选的，本实现方式中在向N型碳化硅外延层200的元胞区域的终端区域注入P型杂质之前，可以通过光刻工艺确定需要注入P型杂质的第一区域，这里的第一区域可以与得到第一P型掺杂区域410的注入区域(第二区域)采用同一道光刻工艺得到，即通过一道光刻工艺最终能够同时刻蚀得到第一区域和第二区域，进一步可以同时向第一区域和第二区域注入P型杂质，得到第二P型掺杂区域420和第一P型掺杂区域410。

[0099] 作为一个具体的示例，形成的第二P型掺杂区域420的数量可以为多个，多个第二P型掺杂区域420的宽度和间距可以根据应用时的具体需要进行确定，例如第二P型掺杂区域420的宽度可以是1‑3um，间距是1‑1.5um。

[0100] 可以理解的是，终端边缘电场曲率会变大，通过在终端区域设置第二P型掺杂区域420，可以减小电场曲率，提高产品反向耐压。

[0101] 在一种可选的实现方式中，所述P型杂质势垒的掺杂浓度大于所述第一P型掺杂区域410的掺杂浓度。

[0102] 可以理解的是，在P型杂质势垒900掺杂浓度大于所述第一P型掺杂区域410的掺杂浓度时，可以保证终端边缘电场的曲率会减小。

[0103] 在一种可选的实现方式中，所述第一P型掺杂区域410的宽度大于所述第二P型掺杂区域420的宽度。

[0104] 在一种可选的实现方式中，所述P型杂质为铝。

[0105] 需要说明的是，由于镍高温注入的时候会融化，因此在本实现方式中在向N型碳化硅衬底100选择铝注入是最佳选择。

[0106] 在一种可选的实现方式中，所述通过光刻工艺在所述第一活性区域内刻蚀形成欧姆接触沟槽500，包括：

[0107] 在所述元胞区域的表面淀积LPTEOS作为阻挡层511；

[0108] 在所述LPTEOS上溅射镍作为刻蚀的遮挡层512；

[0109] 通过光刻工艺刻蚀所述遮挡层512和所述阻挡层511，并在刻蚀完成后去除光刻胶；

[0110] 对所述元胞区域所暴露的表面刻蚀，以形成欧姆接触沟槽500。

[0111] 具体结构如图4所示。

[0112] 可选的，对元胞区域所暴露的表面进行刻蚀的方式可以是干法刻蚀，从而使得在LPTEOS作为阻挡层511时，利用干法刻蚀可以保证更好的形貌。

[0113] 作为一个具体的示例，在本实现方式中阻挡层511的厚度可以是4500‑5500A，遮挡层512的厚度可以是800‑1200A，欧姆接触沟槽500的深度可以是0.8‑1.2um，宽度可以是0.8‑1.2um。

[0114] 可以理解的是，将镍溅射为刻蚀的遮挡层412，可以使得刻蚀时对碳化硅的选择比更高。

[0115] 在一种可选的实现方式中，所述肖特基金属600为钛。

[0116] 可以理解的是，钛与碳化硅结合更好。

[0117] 如图13所示为本发明实施例提供一种碳化硅基混合二极管的结构示意图，包括：

[0118] N型碳化硅衬底100；

[0119] 欧姆金属层300，生成于所述N型碳化硅衬底100的背面；

[0120] N型碳化硅外延层200，生长于所述N型碳化硅衬底100的正面，且在所述元胞区域的第一活性区域刻蚀有欧姆接触沟槽500，在所述元胞区域的第二活性区域刻蚀有肖特基沟槽610；

[0121] 肖特基金属600，形成在所述肖特基沟槽610的表面；

[0122] 欧姆金属510，填充于所述欧姆接触沟槽500内；

[0123] 第一P型掺杂区域410，位于所述N型碳化硅外延层200的元胞区域的第一活性区域，且所述欧姆接触沟槽500位于所述第一P型掺杂区域410内；

[0124] P型杂质势垒900，形成于所述欧姆接触沟槽500的底部，且所述P型杂质势垒900的掺杂浓度大于所述第一P型掺杂区域410的掺杂浓度；

[0125] 第二P型掺杂区域420，位于所述N型碳化硅外延层200的终端区域。

[0126] 本发明实施例的碳化硅基混合二极管，在第一P型掺杂区域410内刻蚀形成欧姆接触沟槽500，并在欧姆接触沟槽500中填充欧姆金属510，这样在第一P型掺杂区域410内，与欧姆金属510发生欧姆接触的P型杂质可以位于第一P型掺杂区域410内的两个侧壁和底部的硅面，这样在第一P型掺杂区域410内P型杂质欧姆接触面积可以大大增加，而接触面积的增加意味着电流可以更均匀地分布在更大的区域上，这降低了局部电流密度，减少了热聚集和电迁移的风险，从而提高了器件的热稳定性和可靠性；并且由于接触面积增大，器件可以承受更大的正向瞬态电流而不至于过热或损坏，这对于需要处理大电流的应用尤其重要；另外还可以改善反向耐压，因为反向欧姆金属作为场板使用，可以改善电场分布，提高器件的反向击穿电压，这意味着在反向偏置条件下，器件可以承受更高的电压而不被击穿。综上所述，本发明能够解决现有技术中的传统MPS由于欧姆接触面积较小所导致的一系列问题。

[0127] 以上对本申请所提供的技术方案进行了详细介绍，本申请中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

[0128] 显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。