技术领域
[0001] 本申请实施例涉及半导体技术领域，尤其涉及一种晶体管及其制备方法、集成电路、电子设备。
相关背景技术
[0002] 随着半导体技术向低制程节点的发展，硅基器件逐渐接近硅的物理尺寸极限，使得硅基器件尺寸的微缩更为困难，且使得硅基器件的接触、栅调控能力较弱，因此，迫切需要寻找新的材料来代替硅，突破摩尔定律的极限。其中，低维材料凭借高迁移率和超薄体的优势，在高性能、低功耗的器件上展现了巨大的应用潜力。
[0003] 基于低维材料的特性，目前难以采用硅基技术中经常使用的离子注入工艺来调控器件类型和阈值电压，而是通过控制源极、漏极的材料，达到选择性地向低维材料注入电子或空穴，实现对器件的类型和阈值电压的调控。
[0004] 但是，形成上述源极、漏极的材料的化学性质不稳定，容易受到其周围环境的影响，进而影响器件性能。
具体实施方式
[0071] 下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本申请保护的范围。
[0072] 其中，在本申请实施例的描述中，除非另有说明，“多个”是指两个或多于两个。“至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a、b和c中的至少一项(个)，可以表示：a、b、c、a‑b、a‑c、b‑c或a‑b‑c，其中a、b、c可以是单个，也可以是多个。
[0073] “和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b的情况，其中a、b可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。
[0074] 另外，为了便于清楚描述本申请实施例的技术方案，在本申请的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。同时，在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念，便于理解。
[0075] 在描述一些实施例时，使用了“连接”及其衍伸的表达。术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
[0076] 本申请实施例中，“上”、“下”、“左”以及“右”不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。在附图中，为了清楚起见，夸大了层和区域的厚度，图示中的各部分之间的尺寸比例关系并不反映实际的尺寸比例关系。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本申请示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
[0077] 此外，本申请实施例描述的架构以及场景是为了更加清楚的说明本申请实施例的技术方案，并不构成对于本申请实施例提供的技术方案的限定，本领域普通技术人员可知，随着架构的演变和新场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。
[0078] 本申请实施例提供一种电子设备。该电子设备可以是手机(mobile phone)、平板电脑(pad)、电视、桌面型计算机、膝上型计算机、手持计算机、笔记本电脑、超级移动个人计算机(ultra‑mobile personal computer，UMPC)、上网本，以及蜂窝电话、个人数字助理(personal digital assistant，PDA)、增强现实(augmented reality，AR)设备、虚拟现实(virtual reality，VR)设备、人工智能(artificial intelligence，AI)设备、智能穿戴设备(例如，智能手表、智能手环)、车载设备、智能家居设备和/或智慧城市设备等，本申请实施例对该电子设备的具体类型不作特殊限制。
[0079] 图1为本申请实施例提供的一种电子设备的架构示意图。如图1所示，该电子设备1000包括：存储器100、处理器200、输入设备300、输出设备400等部件。本领域技术人员可以理解到，图1中示出的电子设备的结构并不构成对该电子设备1000的限定，该电子设备1000可以包括比如图1所示的部件更多或更少的部件，或者可以组合如图1所示的部件中的某些部件，或者可以与如图1所示的部件布置不同。
[0080] 存储器100用于存储软件程序以及模块。存储器100主要包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序(比如声音播放功能、图像播放功能等)等；存储数据区可存储根据电子设备的使用所创建的数据(比如音频数据、图像数据、电话本等)等。此外，存储器100包括外存储器110和内存储器120。外存储器110和内存储器120存储的数据可以相互传输。外存储器110例如包括硬盘、U盘、软盘等。内存储器120例如包括静态随机存取存储器(static random access memory，SRAM)、动态随机存取存储器(dynamic random access memory，DRAM)、只读存储器等。
[0081] 处理器200是上述电子设备1000的控制中心，利用各种接口和线路连接整个电子设备1000的各个部分，通过运行或执行存储在存储器100内的软件程序和/或模块，以及调用存储在存储器100内的数据，执行电子设备1000的各种功能和处理数据，从而对电子设备1000进行整体监控。可选的，处理器200可以包括一个或多个处理单元。例如，处理器200可以包括中央处理器(central processing unit，CPU)、人工智能(artificial
intelligence，AI)处理器、数字信号处理器(digital signal processor，DSP)和神经网络处理器，还可以是其他特定集成电路(application specific integrated circuit，ASIC)等。图1中以处理器200为CPU为例，CPU可以包括运算器210和控制器220。运算器210获取内存储器120存储的数据，并对内存储器120存储的数据进行处理，处理后的结果通常送回内存储器120。控制器220可以控制运算器210对数据进行处理，控制器220还可以控制外存储器110和内存储器120存储数据或读取数据。存储器100可存储处理器200产生的数据。
[0082] 输入设备300用于接收输入的数字或字符信息，以及产生与电子设备1000的用户设置以及功能控制有关的键信号输入。示例的，输入设备300可以包括触摸屏以及其他输入设备。触摸屏，也称为触摸面板，可收集用户在触摸屏上或附近的触摸操作(比如用户使用手指、触笔等任何适合的物体或附件在触摸屏上或在触摸屏附近的操作)，并根据预先设定的程式驱动相应的连接装置。可选的，触摸屏可包括触摸检测装置和触摸控制器两个部分。其中，触摸检测装置检测用户的触摸方位，并检测触摸操作带来的信号，将信号传送给触摸控制器；触摸控制器从触摸检测装置上接收触摸信息，并将它转换成触点坐标，再送给处理器200，并能接收处理器200发来的命令并加以执行。此外，可以采用电阻式、电容式、红外线以及表面声波等多种类型实现触摸屏。其他输入设备可以包括但不限于物理键盘、功能键(比如音量控制按键、电源开关按键等)、轨迹球、鼠标、操作杆等中的一种或多种。上述处理器200中的控制器220还可以控制输入设备300接收输入的信号或不接收输入的信号。此外，输入设备300接收到的输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入可以存储在内存储器120中。
[0083] 输出设备400用于输出输入设备300输入，并存储在内存储器120中的数据对应的信号。例如，输出设备400输出声音信号或视频信号。上述处理器200中的控制器220还可以控制输出设备400输出信号或不输出信号。
[0084] 需要说明的是，图1中的粗箭头用于表示数据的传输，粗箭头的方向表示数据传输的方向。例如，输入设备300和内存储器120之间的单向箭头表示输入设备300接收到的数据向内存储器120传输。又例如，运算器210和内存储器120之间的双向箭头表示内存储器120存储的数据可以向运算器210传输，且运算器210处理后的数据可以向内存储器120传输。图1中的细箭头表示控制器220可以控制的部件。示例的，控制器220可以对外存储器110、内存储器120、运算器210、输入设备300和输出设备400等进行控制。
[0085] 可选的，如图1所示的电子设备1000还可以包括各种传感器。例如陀螺仪传感器、湿度计传感器、红外线传感器、磁力计传感器等，在此不再赘述。可选的，该电子设备1000还可以包括无线保真(wireless fidelity，WiFi)模块、蓝牙模块等，在此不再赘述。
[0086] 如图2所示，上述电子设备1000还可以包括电路板500和集成电路600，该集成电路600设置于电路板500上，且与电路板500电连接。
[0087] 图2示意出了一种包括电路板500和集成电路600的结构。如图2所示，上述电子设备1000还包括设置在电路板500和集成电路600之间的连接件，集成电路600通过连接件与电路板500电连接。连接件例如可以为球栅阵列(ball grid array，BGA)。
[0088] 可选地，连接件和电路板500之间还可以设置其他结构，例如，封装基板。也即，集成电路600可以封装于封装基板上，然后通过封装基板连接于电路板500上。
[0089] 上述集成电路600的数量可以为一个，也可以为多个。在集成电路600的数量为多个时，该多个集成电路600可以平铺设置，也可以层叠设置。
[0090] 上述集成电路600可以为晶圆，也可以为芯片。在集成电路600为芯片时，该芯片可以是由晶圆切割后得到的裸芯片(也可以称为晶粒或颗粒)，也可以是将裸芯片进行封装后得到的封装后的芯片。集成电路600可以应用于逻辑器件(例如上述运算器210、控制器220、传感器等)，也可以应用于存储器件(例如上述外存储器110、内存储器120等)，本申请实施例对此不做限定。
[0091] 图3示出了一种集成电路600的结构。集成电路600可以包括晶体管610以及封装结构620，晶体管610封装在封装结构620的内部，晶体管610的数量可以为一个或多个。其中，图3示意出了一个晶体管610。
[0092] 可以理解的是，本申请实施例示意的结构并不构成对集成电路600的具体限定。在本申请另一些实施例中，集成电路600可以包括比图示更多或更少的部件，或者组合某些部件，或者拆分某些部件，或者不同的部件布置。
[0093] 在一些示例中，如图3所示，上述封装结构620可以包括基板621和封装管壳622，封装管壳622通过绝缘粘接剂与基板621粘接。
[0094] 示例性的，基板621具有较高的散热性和导电性。基板621的材料可以包括复合材料，基板621的结构可以为叠层结构。可选地，基板621的材料可以包括铜和钼，基板621由依次层叠的铜层/钼层/铜层层叠构成。
[0095] 示例性的，上述晶体管610可以粘接在基板621上，并封装在封装管壳622和基板621构成的空间内。晶体管610的部分电极(例如源极)可以与基板621导通，晶体管610的部分电极(例如漏极和栅极)可以通过导电引线键合连接到管脚，该管脚设置在绝缘层(例如可以是绝缘陶瓷)上，绝缘层通过绝缘粘接剂粘接于基板621上。此外，管脚的一端从封装结构露出以连接其他电路。
[0096] 图4、图5、图7、图9、图11分别示出了一种晶体管610的结构。该晶体管610可以应用至上述集成电路600中。上述集成电路600中的至少一个晶体管包括本申请实施例提供的晶体管610。其中，图6示意出了图5沿A‑A向的一种剖视结构，图8示意出了图7沿B‑B向的一种剖视结构，图10示意出了图9沿C‑C向的一种剖视结构，图12示意出了图11沿D‑D向的一种剖视结构，图14示意出了图13沿E‑E向的一种剖视结构。
[0097] 在一些实施例中，结合图4～图6，上述晶体管610包括衬底1、沟道层2、第一介质层3、源极4、漏极5。当然，晶体管610还可以包括第二介质层6、栅极7。第二介质层6又可以称为栅介质层。
[0098] 上述衬底1的类型包括多种，可以根据实际需要选择设置。例如，衬底1为绝缘衬底，该绝缘衬底的材料包括但不限于石英、玻璃、氧化铝。又如，衬底1为半导体衬底，该半导体衬底的材料包括但不限于硅。又如，衬底1为覆盖有绝缘材料的导体衬底等。
[0099] 示例性的，上述衬底1上覆盖有热氧化层。该热氧化层的材料包括但不限于二氧化硅(SiO2)、二氧化铪(HfO2)，该热氧化层的厚度包括但不限于300nm。
[0100] 可选地，上述衬底1为硅衬底，且该硅衬底上覆盖有二氧化硅或二氧化铪。
[0101] 如图6所示，上述沟道层2位于衬底1上。沟道层2的材料包括低维材料，该低维材料包括但不限于一维材料、二维材料。其中，该一维材料包括但不限于碳纳米管(carbon nanotube，CNT)，该二维材料包括但不限于石墨烯、二硫化钼、黑磷等。在沟道层2的材料为碳纳米管的情况下，沟道层2又可以称为碳纳米管薄膜，沟道层2例如具有90％～99.9999％的半导体比例。沟道层2中的碳纳米管可以呈阵列状排列，也可以呈随机网络状排列。
[0102] 采用低维材料形成沟道层2，可以使得晶体管610具有优异的性能。
[0103] 如图6所示，上述第一介质层3位于沟道层2上，并覆盖沟道层2的一部分。第一介质层3具有间隔设置的第一过孔H1和第二过孔H2，第一过孔H1和第二过孔H2均贯穿第一介质层3至沟道层2，且均暴露沟道层2的一部分。
[0104] 上述第一介质层3的材料包括氧元素，也即，第一介质层3的材料为包括氧元素的介质材料。例如，第一介质层3的材料包括但不限于氧化硅、氧化铝、氧化铪、氧化钇等。
[0105] 如图6所示，上述源极4位于第一过孔H1内，且与沟道层2中被第一过孔H1暴露的部分相接触。漏极5位于第二过孔H2内，且与沟道层2中被第二过孔H2暴露的部分相接触。
[0106] 此处，为了避免影响沟道层2的表面功函数，沟道层2中用于与源极4、漏极5相接触的部分，难以采用硅基技术中经常使用的离子注入工艺。本申请实施例可以通过控制源极4、漏极5的材料，实现对晶体管610的类型(也即P型或N型)和阈值电压的调控，因此，本申请实施例中源极4、漏极5的材料不同于硅基晶体管中源极、漏极的材料。
[0107] 例如，上述源极4的材料包括钯(Pd)、钪(Sc)、钛(Ti)、钴(Co)、钇(Y)、铝(Al)等中的一种或多种(例如钛钯合金)。源极4可以为由单一金属或合金形成的单一膜层，也可以为由多种金属和/或多种合金形成的叠层结构。
[0108] 例如，上述漏极5的材料包括钯、钪、钛、钴、钇、铝等中的一种或多种(例如钛钯合金)。漏极5可以为由单一金属或合金形成的单一膜层，也可以为由多种金属和/或多种合金形成的叠层结构。
[0109] 上述源极4和漏极5的材料可以相同，也可以不同；源极4和漏极5的结构可以相同，也可以不同。可选地，源极4和漏极5的材料相同，且结构相同。这样便于在一次构图工艺中，同步形成源极4和漏极5，简化晶体管610的制备工艺。
[0110] 如图6所示，上述第一介质层3还具有第三过孔H3，第三过孔H3例如位于第一过孔H1和第二过孔H2之间。第三过孔H3贯穿第一介质层3，在向衬底1所在平面的正投影中，第二介质层6的至少一部分位于第三过孔H3内。
[0111] 例如，如图6所示，第二介质层6位于第三过孔H3内，且第二介质层6和第三过孔H3的侧壁相接触。又如，如图12所示，第二介质层6位于第三过孔H3内，且第二介质层6和第三过孔H3的侧壁之间具有间距。又如，如图14所示，第二介质层6位于沟道层2和第一介质层3之间，在向衬底1所在平面的正投影中，第二介质层6的一部分位于第三过孔H3内。
[0112] 如图6所示，上述栅极7位于第三过孔H3内，且位于第二介质层6上，使得栅极7和沟道层2之间通过第二介质层6间隔设置。
[0113] 可以理解的是，上述源极4和漏极5的材料的化学性质不稳定，容易受到其周围环境的影响。例如，源极4和漏极5的侧面容易被第一介质层3中的氧元素氧化，这样不仅会影响源极4、漏极5和沟道层2之间的接触效果，还会在源极4和栅极7之间、漏极5和栅极7之间形成寄生电容，进而影响晶体管610的性能。
[0114] 基于此，如图4和图5所示，本申请实施例提供的晶体管610还包括：第一保护图案8和/或第二保护图案9。也即，晶体管610可以仅包括第一保护图案8或第二保护图案9，也可以同时包括第一保护图案8和第二保护图案9。
[0115] 如图6所示，在晶体管610包括第一保护图案8的情况下，第一保护图案8位于第一过孔H1内，且位于源极4和第一介质层3之间。如图5所示，第一保护图案8的俯视图形例如呈环形，第一保护图案8环绕在源极4的周围，并隔开源极4和第一介质层3，使得源极4不会和第一介质层3形成接触。当然，第一保护图案8也可以未环绕源极4的周围，仅隔开源极4和第一介质层3的一部分，本申请实施例对此不进行限定。
[0116] 此处，第一保护图案8用于阻隔第一介质层3中的氧元素向源极4的移动。也就是说，第一保护图案8的材料的化学性质较为稳定，不易被氧化。第一保护图案8可以拦截氧元素，切断第一介质层3中的氧元素向源极4的移动路径，对源极4形成保护，降低源极4的侧面被第一介质层3中的氧元素氧化的风险，甚至避免源极4的侧面被第一介质层3中的氧元素氧化。
[0117] 如图6所示，在晶体管610包括第二保护图案9的情况下，第二保护图案9位于第二过孔H2内，且位于漏极5和第一介质层3之间。如图5所示，第二保护图案9的俯视图形例如呈环形，第二保护图案9环绕在漏极5的周围，并隔开漏极5和第一介质层3，使得漏极5不会和第一介质层3形成接触。当然，第二保护图案9也可以未环绕漏极5的周围，仅隔开漏极5和第一介质层3的一部分，本申请实施例对此不进行限定。
[0118] 此处，第二保护图案9用于阻隔第一介质层3中的氧元素向漏极5的移动。也就是说，第二保护图案9的材料的化学性质较为稳定，不易被氧化。第二保护图案9可以拦截氧元素，切断第一介质层3中的氧元素向漏极5的移动路径，对漏极5形成保护，降低漏极5的侧面被第一介质层3中的氧元素氧化的风险，甚至避免漏极5的侧面被第一介质层3中的氧元素氧化。
[0119] 由此，本申请的一些实施例所提供的晶体管610，在第一过孔H1内设置第一保护图案8和/或在第二过孔H2内设置第二保护图案9，这样，可以在设置有第一保护图案8的情况下，利用第一保护图案8对源极4形成保护，降低源极4的侧面被第一介质层3中的氧元素氧化的风险，甚至避免源极4的侧面被第一介质层3中的氧元素氧化，进而避免影响源极4和沟道层2之间的接触效果，降低源极4和栅极7之间的寄生电容；在设置有第二保护图案9的情况下，利用第二保护图案9对漏极5形成保护，降低漏极5的侧面被第一介质层3中的氧元素氧化的风险，甚至避免漏极5的侧面被第一介质层3中的氧元素氧化，进而避免影响漏极5和沟道层2之间的接触效果，降低漏极5和栅极7之间的寄生电容；在同时设置有第一保护图案8和第二保护图案9的情况下，则可以同步对源极4和漏极5形成保护，避免影响源极4和沟道层2之间、漏极5和沟道层2之间的接触效果，降低源极4和栅极7之间、漏极5和栅极7之间的寄生电容，提高晶体管610的性能。
[0120] 上述第一保护图案8的材料包括多种，可以根据实际需要选择设置。
[0121] 示例性的，上述第一保护图案8的材料包括非氧化物介质材料。也即，第一保护图案8为不含氧元素的介质层。例如，第一保护图案8的材料包括但不限于氮化硅等。
[0122] 采用不含氧元素的介质材料形成第一保护图案8，可以使得第一保护图案8难以被氧化，使得第一保护图案8对第一介质层3中的氧元素具有较好的拦截效果，进而可以有效地保护源极4的侧面，避免源极4的侧面被氧化。
[0123] 当然，上述第一保护图案8的材料也可以包括金属材料，该金属材料例如为惰性金属，或者，该金属材料的稳定性高于源极4的材料的稳定性。例如，第一保护图案8的材料包括但不限于金、氮化钛等，或者它们的任意组合。
[0124] 采用化学性质较为稳定的金属材料形成第一保护图案8，可以提高第一保护图案8被氧化的难度。这样在第一介质层3中的氧元素移动至源极4之前，可以被第一保护图案8阻隔或者利用第一保护图案8氧化吸收该氧元素，从而能够有效地保护源极4的侧面，避免源极4的侧面被氧化。
[0125] 上述第二保护图案9的材料包括多种，可以根据实际需要选择设置。
[0126] 示例性的，上述第二保护图案9的材料包括非氧化物介质材料。也即，第二保护图案9为不含氧元素的介质层。例如，第二保护图案9的材料包括但不限于氮化硅等。
[0127] 采用不含氧元素的介质材料形成第二保护图案9，可以使得第二保护图案9难以被氧化，使得第二保护图案9对第一介质层3中的氧元素具有较好的拦截效果，进而可以有效地保护漏极5的侧面，避免漏极5的侧面被氧化。
[0128] 当然，上述第二保护图案9的材料也可以包括金属材料，该金属材料例如为惰性金属，或者，该金属材料的稳定性高于漏极5的材料的稳定性。例如，第二保护图案9的材料包括但不限于金、氮化钛等，或者它们的任意组合。
[0129] 采用化学性质较为稳定的金属材料形成第二保护图案9，可以提高第二保护图案9被氧化的难度。这样在第一介质层3中的氧元素移动至漏极5之前，可以被第二保护图案9阻隔或者利用第二保护图案9氧化吸收该氧元素，从而能够有效地保护漏极5的侧面，避免漏极5的侧面被氧化。
[0130] 可选地，在晶体管610同时包括第一保护图案8和第二保护图案9的情况下，第一保护图案8和第二保护图案9的材料可以相同，也可以不同。
[0131] 示例性的，第一保护图案8和第二保护图案9材料相同，且同层设置。例如，第一保护图案8和第二保护图案9的材料均为氮化硅。
[0132] 此处，本申请实施例提及的“同层”指的是采用同一成膜工艺形成特定的图形；或者，采用同一成膜工艺形成具有特定图形的膜层，然后利用同一掩模板通过一次构图工艺形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的，这些特定图形还可能处于不同的高度或者具有不同的厚度。这样可以同步形成第一保护图案8和第二保护图案9，有利于简化晶体管610的制备工艺。
[0133] 在一些实施例中，如图7～图10所示，晶体管610还包括：第一导电图案10和/或第二导电图案11。也即，晶体管610可以仅包括第一导电图案10或第二保护图案9，也可以同时包括第一导电图案10和第二导电图案11。其中，图7～图10示意出晶体管610同时包括第一导电图案10和第二导电图案11。
[0134] 如图8和图10所示，在晶体管610包括第一导电图案10的情况下，第一导电图案10位于第一过孔H1内，且位于源极4上。第一导电图案10覆盖源极4的至少一部分。
[0135] 其中，第一导电图案10的材料的稳定性，高于源极4的材料的稳定性。也就是说，相比于源极4，第一导电图案10更不容易被氧化。通过在源极4上设置第一导电图案10，可以利用第一导电图案10对源极4的上表面的至少一部分形成遮挡，降低外界环境(例如为形成源极4和漏极5之后的制备流程所处的环境)对源极4的上表面的影响，甚至避免外界环境对源极4的上表面产生影响，降低甚至避免出现源极4的上表面被氧化的现象，进一步改善晶体管610的性能。
[0136] 如图8和图10所示，在晶体管610包括第二导电图案11的情况下，第二导电图案11位于第二过孔H2内，且位于漏极5上。第二导电图案11覆盖漏极5的至少一部分。
[0137] 其中，第二导电图案11的材料的稳定性，高于漏极5的材料的稳定性。也就是说，相比于漏极5，第二导电图案11更不容易被氧化。通过在漏极5上设置第二导电图案11，可以利用第二导电图案11对漏极5的上表面的至少一部分形成遮挡，降低外界环境(例如为形成源极4和漏极5之后的制备流程所处的环境)对漏极5的上表面的影响，甚至避免外界环境对漏极5的上表面产生影响，降低甚至避免出现漏极5的上表面被氧化的现象，进一步改善晶体管610的性能。
[0138] 上述第一导电图案10的材料也可以包括金属材料，该金属材料包括但不限于金、氮化钛、铜、银等，或者它们的任意组合。上述第二导电图案11的材料也可以包括金属材料，该金属材料包括但不限于金、氮化钛、铜、银等，或者它们的任意组合。
[0139] 可选地，在晶体管610同时包括第一导电图案10和第二导电图案11的情况下，第一导电图案10和第二导电图案11的材料可以相同，也可以不同。
[0140] 示例性的，第一导电图案10和第二导电图案11的材料可以相同，且同层设置。这样可以同步形成第一导电图案10和第二导电图案11，有利于简化晶体管610的制备工艺。
[0141] 可以理解的是，第一导电图案10和源极4之间的位置关系包括多种，第二导电图案11和漏极5之间的位置关系包括多种，可以根据实际需要选择设置。
[0142] 图8和图10分别示意出了第一导电图案10和源极4之间的一种位置关系。
[0143] 示例性的，如图8所示，源极4的上表面具有凹槽，第一导电图案10位于该凹槽内，覆盖该凹槽的侧壁及底壁。第一导电图案10在衬底1上的正投影，位于源极4在衬底1上的正投影范围内。第一导电图案10覆盖源极4的一部分。
[0144] 这样，第一导电图案10可以对其所覆盖的部分源极4形成保护，避免源极4被第一导电图案10覆盖的部分被氧化，从而降低外界环境对源极4的上表面的影响。
[0145] 示例性的，如图10所示，源极4呈块状，源极4的上表面为平面或近似平面。相对于衬底1，源极4的上表面低于第一介质层3的上表面。第一导电图案10整体完全位于源极4的上表面，使得第一导电图案10覆盖源极4整体。第一导电图案10在衬底1上的正投影与源极4在衬底1上的正投影，重合。
[0146] 这样，第一导电图案10可以对源极4的整个上表面形成保护，防止源极4的上表面被氧化，从而避免外界环境对源极4的上表面产生影响。
[0147] 在处，在晶体管610包括第一保护图案8的情况下，相对于衬底1，第一保护图案8的上表面例如与源极4的上表面齐平。或者，如图10所示，第一保护图案8还位于第一导电图案10和第一介质层3之间。相对于衬底1，第一保护图案8的上表面例如与第一导电图案10的上表面齐平。这样有利于降低第一保护图案8的制备难度。
[0148] 可以理解的是，在晶体管610同时包括第一保护图案8和第一导电图案10的情况下，既可以对源极4的侧面形成保护，又可以对源极4的上表面形成保护，这样可以实现源极4的全方位保护，大大降低源极4被氧化的风险，实现对晶体管610的性能的有效改善。
[0149] 图8和图10分别示意出了第二导电图案11和漏极5之间的一种位置关系。
[0150] 示例性的，如图8所示，漏极5的上表面具有凹槽，第二导电图案11位于该凹槽内，覆盖该凹槽的侧壁及底壁。第二导电图案11在衬底1上的正投影，位于漏极5在衬底1上的正投影范围内。第二导电图案11覆盖漏极5的一部分。
[0151] 这样，第二导电图案11可以对其所覆盖的部分漏极5形成保护，避免漏极5被第二导电图案11覆盖的部分被氧化，从而降低外界环境对漏极5的上表面的影响。
[0152] 示例性的，如图10所示，漏极5呈块状，漏极5的上表面为平面或近似平面。相对于衬底1，漏极5的上表面低于第一介质层3的上表面。第二导电图案11整体完全位于漏极5的上表面，使得第二导电图案11覆盖漏极5整体。第二导电图案11在衬底1上的正投影与漏极5在衬底1上的正投影，重合。
[0153] 这样，第二导电图案11可以对漏极5的整个上表面形成保护，防止漏极5的上表面被氧化，从而避免外界环境对漏极5的上表面产生影响。
[0154] 在处，在晶体管610包括第二保护图案9的情况下，相对于衬底1，第一保护图案8的上表面例如与漏极5的上表面齐平。或者，如图10所示，第二保护图案9还位于第二导电图案11和第一介质层3之间。相对于衬底1，第二保护图案9的上表面例如与第二导电图案11的上表面齐平。这样有利于降低第二保护图案9的制备难度。
[0155] 可以理解的是，在晶体管610同时包括第二保护图案9和第二导电图案11的情况下，既可以对漏极5的侧面形成保护，又可以对漏极5的上表面形成保护，这样可以实现漏极5的全方位保护，大大降低漏极5被氧化的风险，实现对晶体管610的性能的有效改善。
[0156] 本申请实施例中，晶体管610中的栅极7的材料包括多种，可以根据实际需要选择设置。
[0157] 在一些示例中，栅极7的材料包括氮化钛、钛、金、钨、钼、铝、铜、银等中的一种或多种。
[0158] 在另一些示例中，栅极7的材料包括钯、钪、钛、钴、钇、铝等中的一种或多种(例如钛钯合金)。栅极7可以为由单一金属或合金形成的单一膜层，也可以为由多种金属和/或多种合金形成的叠层结构。可选地，栅极7的材料与源极4的材料可以相同，也可以不同。
[0159] 在此情况下，结合图11和图12，晶体管610还包括：第三保护图案12。第三保护图案12位于第一介质层3的第三过孔H3内，且位于栅极7和第一介质层3之间。
[0160] 如图11所示，第三保护图案12的俯视图形例如呈环形，第三保护图案12环绕在栅极7的周围，并隔开栅极7和第一介质层3，使得栅极7不会和第一介质层3形成接触。当然，第三保护图案12也可以未环绕栅极7的周围，仅隔开栅极7和第一介质层3的一部分，本申请实施例对此不进行限定。
[0161] 此处，第三保护图案12用于阻隔第一介质层3中的氧元素向栅极7的移动。也就是说，第三保护图案12的材料的化学性质较为稳定，不易被氧化。第三保护图案12可以拦截氧元素，切断第一介质层3中的氧元素向栅极7的移动路径，对栅极7形成保护，降低栅极7的侧面被第一介质层3中的氧元素氧化的风险，甚至避免栅极7的侧面被第一介质层3中的氧元素氧化。这样有利于提高栅极7的质量，避免影响栅极7的调控能力。
[0162] 上述第三保护图案12的材料包括多种，可以根据实际需要选择设置。
[0163] 示例性的，上述第三保护图案12的材料包括非氧化物介质材料。也即，第三保护图案12为不含氧元素的介质层。例如，第三保护图案12的材料包括但不限于氮化硅等。
[0164] 采用不含氧元素的介质材料形成第三保护图案12，可以使得第三保护图案12难以被氧化，使得第三保护图案12对第一介质层3中的氧元素具有较好的拦截效果，进而可以有效地保护栅极7的侧面，避免栅极7的侧面被氧化。
[0165] 当然，上述第三保护图案12的材料也可以包括金属材料，该金属材料例如为惰性金属，或者，该金属材料的稳定性高于源极4的材料的稳定性。例如，第三保护图案12的材料包括但不限于金、氮化钛等，或者它们的任意组合。
[0166] 采用化学性质较为稳定的金属材料形成第三保护图案12，可以提高第三保护图案12被氧化的难度。这样在第一介质层3中的氧元素移动至栅极7之前，可以被第三保护图案
12阻隔或者利用第三保护图案12氧化吸收该氧元素，从而能够有效地保护栅极7的侧面，避免栅极7的侧面被氧化。
[0167] 在一些示例中，结合图13和图14，在晶体管610包括第三保护图案12的基础上，晶体管610还包括：第三导电图案13。第三导电图案13位于第三过孔H3内，且位于栅极7上。第三导电图案13覆盖栅极7的至少一部分。
[0168] 其中，第三导电图案13的材料的稳定性，高于栅极7的材料的稳定性。也就是说，相比于栅极7，第三导电图案13更不容易被氧化。通过在栅极7上设置第三导电图案13，可以利用第三导电图案13对栅极7的上表面的至少一部分形成遮挡，降低外界环境(例如为形成栅极7之后的制备流程所处的环境)对栅极7的上表面的影响，甚至避免外界环境对栅极7的上表面产生影响，降低甚至避免出现栅极7的上表面被氧化的现象，进一步改善晶体管610的性能。
[0169] 上述第三导电图案13的材料也可以包括金属材料，该金属材料包括但不限于金、氮化钛、铜、银等，或者它们的任意组合。
[0170] 可以理解的是，第三导电图案13和栅极7之间的位置关系包括多种，可以根据实际需要选择设置。
[0171] 示例性的，栅极7的上表面具有凹槽(例如可以参考图8中的源极4)，第三导电图案13位于该凹槽内，覆盖该凹槽的侧壁及底壁。第三导电图案13在衬底1上的正投影，位于栅极7在衬底1上的正投影范围内。第三导电图案13覆盖栅极7的一部分。
[0172] 这样，第三导电图案13可以对其所覆盖的部分栅极7形成保护，避免栅极7被第三导电图案13覆盖的部分被氧化，从而降低外界环境对栅极7的上表面的影响。
[0173] 示例性的，如图14所示，栅极7呈块状，栅极7的上表面为平面或近似平面。相对于衬底1，栅极7的上表面低于第一介质层3的上表面。第三导电图案13整体完全位于栅极7的上表面，使得第三导电图案13覆盖栅极7整体。第三导电图案13在衬底1上的正投影与栅极7在衬底1上的正投影，重合。
[0174] 这样，第三导电图案13可以对栅极7的整个上表面形成保护，防止栅极7的上表面被氧化，从而避免外界环境对栅极7的上表面产生影响。
[0175] 在处，在晶体管610包括第三保护图案12的情况下，相对于衬底1，第三保护图案12的上表面例如与栅极7的上表面齐平。或者，如图14所示，第三保护图案12还位于第三导电图案13和第一介质层3之间。相对于衬底1，第三保护图案12的上表面例如与第三导电图案13的上表面齐平。这样有利于降低第三保护图案12的制备难度。
[0176] 可以理解的是，在晶体管610同时包括第三保护图案12和第三导电图案13的情况下，既可以对栅极7的侧面形成保护，又可以对栅极7的上表面形成保护，这样可以实现对栅极7的全方位保护，大大降低栅极7被氧化的风险，实现对晶体管610的性能的有效改善。
[0177] 图15～图17还分别示出了一种晶体管610的结构。该晶体管610可以应用至上述集成电路600中。上述集成电路600中的至少一个晶体管包括本申请实施例提供的晶体管610。
[0178] 在一些实施例中，如图15～图17所示，上述晶体管610包括衬底1、沟道层2、第一介质层3、源极4、漏极5、第二介质层6、栅极7。第二介质层6又可以称为栅介质层。其中，本实施例中的衬底1、沟道层2、第一介质层3、源极4、漏极5、第二介质层6、栅极7的结构，分别与上述一些实施例中衬底1、沟道层2、第一介质层3、源极4、漏极5、第二介质层6、栅极7的结构相同，本申请实施例中衬底1、沟道层2、源极4、漏极5、第二介质层6、栅极7的材料，分别与上述一些实施例中衬底1、沟道层2、源极4、漏极5、第二介质层6、栅极7的材料相同，具体可以参见上述一些实施例中的说明，此处不再赘述。
[0179] 上述第一介质层3的材料为绝缘介质材料。该绝缘介质材料包括但不限于氮化硅、氮氧化硅、氧化硅等。
[0180] 可以理解的是，源极4和漏极5的材料的化学性质不稳定，容易受到其周围环境的影响。例如，源极4和漏极5的上表面容易受外界环境(例如为形成源极4和漏极5之后的制备流程所处的环境)影响被氧化，这样会在源极4和栅极7之间、漏极5和栅极7之间形成寄生电容，进而影响晶体管610的性能。
[0181] 基于此，如图15和图16所示，本申请的一些实施例提供的晶体管610还包括：第一导电图案10和/或第二导电图案11。也即，晶体管610可以仅包括第一导电图案10或第二保护图案9，也可以同时包括第一导电图案10和第二导电图案11。其中，图15示意出晶体管610同时包括第一导电图案10和第二导电图案11。
[0182] 如图15和图16所示，在晶体管610包括第一导电图案10的情况下，第一导电图案10位于第一过孔H1内，且位于源极4上。第一导电图案10覆盖源极4的至少一部分。
[0183] 其中，第一导电图案10的材料的稳定性，高于源极4的材料的稳定性。也就是说，相比于源极4，第一导电图案10更不容易被氧化。通过在源极4上设置第一导电图案10，可以利用第一导电图案10对源极4的上表面的至少一部分形成遮挡，降低外界环境(例如为形成源极4和漏极5之后的制备流程所处的环境)对源极4的上表面的影响，甚至避免外界环境对源极4的上表面产生影响，降低甚至避免出现源极4的上表面被氧化的现象。
[0184] 如图15和图16所示，在晶体管610包括第二导电图案11的情况下，第二导电图案11位于第二过孔H2内，且位于漏极5上。第二导电图案11覆盖漏极5的至少一部分。
[0185] 其中，第二导电图案11的材料的稳定性，高于漏极5的材料的稳定性。也就是说，相比于漏极5，第二导电图案11更不容易被氧化。通过在漏极5上设置第二导电图案11，可以利用第二导电图案11对漏极5的上表面的至少一部分形成遮挡，降低外界环境(例如为形成源极4和漏极5之后的制备流程所处的环境)对漏极5的上表面的影响，甚至避免外界环境对漏极5的上表面产生影响，降低甚至避免出现漏极5的上表面被氧化的现象。
[0186] 上述第一导电图案10的材料也可以包括金属材料，该金属材料包括但不限于金、氮化钛、铜、银等，或者它们的任意组合。上述第二导电图案11的材料也可以包括金属材料，该金属材料包括但不限于金、氮化钛、铜、银等，或者它们的任意组合。
[0187] 可选地，在晶体管610同时包括第一导电图案10和第二导电图案11的情况下，第一导电图案10和第二导电图案11的材料可以相同，也可以不同。
[0188] 示例性的，第一导电图案10和第二导电图案11的材料可以相同，且同层设置。这样可以同步形成第一导电图案10和第二导电图案11，有利于简化晶体管610的制备工艺。
[0189] 由此，本申请的一些实施例所提供的晶体管610，在源极4上设置第一导电图案10和/或在漏极5上设置第二导电图案11，这样，可以在设置有第一导电图案10的情况下，利用第一导电图案10对源极4形成遮挡、保护，降低源极4的上表面被外界环境氧化的风险，甚至避免源极4的上表面被外界环境氧化，进而降低源极4和栅极7之间的寄生电容；在设置有第二导电图案11的情况下，利用第二导电图案11对漏极5形成遮挡、保护，降低漏极5的上表面被外界环境氧化的风险，甚至避免漏极5的上表面被外界环境氧化，进而降低漏极5和栅极7之间的寄生电容；在同时设置有第一导电图案10和第二导电图案11的情况下，则可以同步对源极4和漏极5形成保护，降低源极4和栅极7之间、漏极5和栅极7之间的寄生电容，提高晶体管610的性能。
[0190] 可以理解的是，第一导电图案10和源极4之间的位置关系包括多种，第二导电图案11和漏极5之间的位置关系包括多种，可以根据实际需要选择设置。
[0191] 图15和图16分别示意出了第一导电图案10和源极4之间的一种位置关系。
[0192] 示例性的，如图15所示，源极4的上表面具有凹槽，第一导电图案10位于该凹槽内，覆盖该凹槽的侧壁及底壁。第一导电图案10在衬底1上的正投影，位于源极4在衬底1上的正投影范围内。第一导电图案10覆盖源极4的一部分。
[0193] 这样，第一导电图案10可以对其所覆盖的部分源极4形成保护，避免源极4被第一导电图案10覆盖的部分被氧化，从而降低外界环境对源极4的上表面的影响。
[0194] 示例性的，如图16所示，源极4呈块状，源极4的上表面为平面或近似平面。相对于衬底1，源极4的上表面低于第一介质层3的上表面。第一导电图案10整体完全位于源极4的上表面，使得第一导电图案10覆盖源极4整体。第一导电图案10在衬底1上的正投影与源极4在衬底1上的正投影，重合。
[0195] 这样，第一导电图案10可以对源极4的整个上表面形成保护，防止源极4的上表面被氧化，从而避免外界环境对源极4的上表面产生影响。
[0196] 图15和图16分别示意出了第二导电图案11和漏极5之间的一种位置关系。
[0197] 示例性的，如图15所示，漏极5的上表面具有凹槽，第二导电图案11位于该凹槽内，覆盖该凹槽的侧壁及底壁。第二导电图案11在衬底1上的正投影，位于漏极5在衬底1上的正投影范围内。第二导电图案11覆盖漏极5的一部分。
[0198] 这样，第二导电图案11可以对其所覆盖的部分漏极5形成保护，避免漏极5被第二导电图案11覆盖的部分被氧化，从而降低外界环境对漏极5的上表面的影响。
[0199] 示例性的，如图16所示，漏极5呈块状，漏极5的上表面为平面或近似平面。相对于衬底1，漏极5的上表面低于第一介质层3的上表面。第二导电图案11整体完全位于漏极5的上表面，使得第二导电图案11覆盖漏极5整体。第二导电图案11在衬底1上的正投影与漏极5在衬底1上的正投影，重合。
[0200] 这样，第二导电图案11可以对漏极5的整个上表面形成保护，防止漏极5的上表面被氧化，从而避免外界环境对漏极5的上表面产生影响。
[0201] 在一些示例中，栅极7的材料包括钯、钪、钛、钴、钇、铝等中的一种或多种(例如钛钯合金)。栅极7可以为由单一金属或合金形成的单一膜层，也可以为由多种金属和/或多种合金形成的叠层结构。可选地，栅极7的材料与源极4的材料可以相同，也可以不同。
[0202] 在此情况下，如图17所示，晶体管610还包括：第三导电图案13。第三导电图案13位于第三过孔H3内，且位于栅极7上。第三导电图案13覆盖栅极7的至少一部分。
[0203] 其中，第三导电图案13的材料的稳定性，高于栅极7的材料的稳定性。也就是说，相比于栅极7，第三导电图案13更不容易被氧化。通过在栅极7上设置第三导电图案13，可以利用第三导电图案13对栅极7的上表面的至少一部分形成遮挡，降低外界环境(例如为形成栅极7之后的制备流程所处的环境)对栅极7的上表面的影响，甚至避免外界环境对栅极7的上表面产生影响，降低甚至避免出现栅极7的上表面被氧化的现象，进一步改善晶体管610的性能。
[0204] 上述第三导电图案13的材料也可以包括金属材料，该金属材料包括但不限于金、氮化钛、铜、银等，或者它们的任意组合。
[0205] 可以理解的是，第三导电图案13和栅极7之间的位置关系包括多种，可以根据实际需要选择设置。
[0206] 图17分别示意出了第三导电图案13和栅极7之间的一种位置关系。
[0207] 示例性的，栅极7的上表面具有凹槽(例如可以参考图15中的源极4)，第三导电图案13位于该凹槽内，覆盖该凹槽的侧壁及底壁。第三导电图案13在衬底1上的正投影，位于栅极7在衬底1上的正投影范围内。第三导电图案13覆盖栅极7的一部分。
[0208] 这样，第三导电图案13可以对其所覆盖的部分栅极7形成保护，避免栅极7被第三导电图案13覆盖的部分被氧化，从而降低外界环境对栅极7的上表面的影响。
[0209] 示例性的，如图17所示，栅极7呈块状，栅极7的上表面为平面或近似平面。相对于衬底1，栅极7的上表面低于第一介质层3的上表面。第三导电图案13整体完全位于栅极7的上表面，使得第三导电图案13覆盖栅极7整体。第三导电图案13在衬底1上的正投影与栅极7在衬底1上的正投影，重合。
[0210] 这样，第三导电图案13可以对栅极7的整个上表面形成保护，防止栅极7的上表面被氧化，从而避免外界环境对栅极7的上表面产生影响。
[0211] 在一种可能的实现方式中，提供了一种晶体管的制备方法，图18a～图18k分别示意出了该制备方法中各步骤对应的结构。
[0212] 在一些示例中，上述制备方法包括：S100＇～S1100＇。
[0213] S100＇，如图18a所示，在衬底1＇上形成沟道层2＇。沟道层2＇的材料例如为碳纳米管。
[0214] S200＇，如图18b所示，采用ICP(inductively coupled plasma，电感耦合等离子体)刻蚀工艺对沟道层2＇进行刻蚀，并形成第一功能图案14a＇。该第一功能图案14a＇可以作为后续工艺的标记(mark)或互联金属。
[0215] S300＇，如图18c所示，在沟道层2＇上的预设位置，形成第一光刻胶层15a＇。第一光刻胶层15a＇暴露沟道层2＇的位置，与待形成第一源极和第一漏极的位置相对应。
[0216] S400＇，如图18d所示，以第一光刻胶层15a＇作为掩膜，采用EBE(electron beam evaporation，电子束蒸发)工艺，在第一光刻胶层15a＇上形成第一导电薄膜16a＇。
[0217] S500＇，如图18e所示，去除第一光刻胶层15a＇，并去除第一导电薄膜16a＇位于第一光刻胶层15a＇上的部分，保留第一导电薄膜16a＇与沟道层2＇相接触的部分，得到第一源极4a＇和第一漏极5a＇。第一源极4a＇和第一漏极5a＇的材料例如为钯。
[0218] S600＇，如图18f所示，采用ALD(atomic layer deposition，原子层沉积)工艺，在第一源极4a＇和第一漏极5a＇上形成第一栅介质层6a＇。第一栅介质层6a＇的材料例如为二氧化铪。
[0219] S700＇，如图18g所示，采用剥离工艺，也即，采用如S300＇～S500＇所示的制备方法，在第一栅介质层6a＇上形成第一栅极7a＇。第一栅极7a＇的材料例如为钯。
[0220] S800＇，如图18h所示，采用剥离工艺，在沟道层2＇上形成第二源极4b＇和第二漏极5b＇。第二源极4b＇和第二漏极5b＇的材料例如为钪。
[0221] S900＇，如图18i所示，采用ALD工艺，在第二源极4b＇和第二漏极5b＇上形成第二栅介质层6b＇。第二栅介质层6b＇的材料例如为二氧化铪。
[0222] S1000＇，如图18j所示，采用剥离工艺，在第二栅介质层6b＇上形成第二栅极7b＇。第二栅极7b＇的材料例如为钪。
[0223] S1100＇，如图18k所示，采用EBE工艺形成第二功能图案14b＇。该第二功能图案14b＇可以作为互联金属。
[0224] 上述沟道层2＇的一部分、第一源极4a＇、第一漏极5a＇、第一栅介质层6a＇和第一栅极7a＇构成第一晶体管，上述沟道层2＇的另一部分、第二源极4b＇、第二漏极5b＇、第二栅介质层6b＇和第二栅极7b＇构成第二晶体管，第一晶体管和第二晶体管的类型不同。
[0225] 由上述制备方法可知，晶体管的源极、漏极采用剥离工艺形成。受剥离工艺难以制备小线宽结构的限制，制备得到的源极、漏极的尺寸较大，难以实现小尺寸晶体管的制备。而且，剥离工艺无法实现器件的批量制备，难以与现有硅基半导体技术兼容。
[0226] 另外，采用剥离工艺制备源极、漏极的过程中，无法对源极、漏极的侧面形成保护，容易导致源极、漏极的侧面被氧化。这样不仅会影响源极、漏极和沟道层之间的接触效果，还会在源极和栅极之间、漏极和栅极之间形成寄生电容，进而影响制备形成的晶体管的性能。
[0227] 基于此，本申请的一些实施例还提供了一种晶体管的制备方法。图19为一种晶体管的制备方法的流程图。图20a～图20f分别示意出了一种实施例中晶体管的制备方法的各步骤对应的结构。
[0228] 在一些示例中，如图19所示，该制备方法包括：S100～S600。
[0229] S100，如图20a所示，提供衬底1。
[0230] 示例性的，衬底1的材料、结构，与上述一些实施例中衬底1的材料、结构相同，此处不再赘述。
[0231] S200，如图20b所示，在衬底1上形成沟道层2，沟道层2的材料包括低维材料。
[0232] 示例性的，本申请实施例可以采用沉积工艺或生长工艺，形成所需图形的沟道层2。沟道层2的材料，与上述一些实施例中沟道层2的材料相同，此处不再赘述。
[0233] S300，如图20c所示，在沟道层2上形成第一介质层3，第一介质层3的材料包括氧元素。
[0234] 示例性的，本申请实施例可以采用PVD(physical vapor deposition，物理气相沉积)工艺或其它薄膜沉积技术，在沟道层2上沉积绝缘介质材料，形成第一介质层3。第一介质层3覆盖沟道层2。第一介质层3的厚度可以根据实际需要选择设置。
[0235] 例如，第一介质层3的材料包括但不限于氧化硅、氧化铝、氧化铪、氧化钇等。
[0236] S400，如图20d所示，形成贯穿第一介质层3的第一过孔H1和第二过孔H2。
[0237] 示例性的，本申请实施例可以采用干法刻蚀工艺或湿法刻蚀工艺，对第一介质层3的预设位置进行刻蚀，得到第一过孔H1和第二过孔H2。第一过孔H1和第二过孔H2均暴露沟道层2的一部分。
[0238] S500，如图20e所示，在第一过孔H1的侧壁上形成第一保护图案8，和/或，在第二过孔H2的侧壁上形成第二保护图案9。其中，图20e以同步形成第一保护图案8和第二保护图案9为例。
[0239] 第一保护图案8附着于第一过孔H1的侧壁上，未完全遮挡第一过孔H1暴露的部分沟道层2。第一保护图案8在衬底1上的正投影形状包括但不限于环形。
[0240] 第二保护图案9附着于第二过孔H2的侧壁上，未完全遮挡第二过孔H2暴露的部分沟道层2。第二保护图案9在衬底1上的正投影形状包括但不限于环形。
[0241] S600，如图20f所示，在第一过孔H1内形成源极4，并在第二过孔H2内形成漏极5，源极4和漏极5均与沟道层2相接触。其中，第一保护图案8位于源极4和第一介质层3之间，且用于阻隔第一介质层3中的氧元素向源极4的移动，第二保护图案9位于漏极5和第一介质层3之间，且用于阻隔第一介质层3中的氧元素向漏极5的移动。
[0242] 示例性的，本申请实施例可以采用溅射工艺(但不局限于溅射工艺)或其它薄膜沉积技术，在第一过孔H1内、第二过孔H2内、第一介质层3上沉积导电材料，然后采用研磨工艺，去除位于第一介质层3上的部分导电材料，保留位于第一过孔H1和第二过孔H2内的部分导电材料，同步得到源极4和漏极5。
[0243] 示例性的，第一保护图案8环绕源极4，并隔开源极4和第一介质层3，使得源极4不会和第一介质层3形成接触。当然，第一保护图案8也可以未环绕源极4，仅隔开源极4和第一介质层3的一部分，本申请实施例对此不进行限定。第二保护图案9环绕漏极5，并隔开漏极5和第一介质层3，使得漏极5不会和第一介质层3形成接触。当然，第二保护图案9也可以未环绕漏极5，仅隔开漏极5和第一介质层3的一部分，本申请实施例对此不进行限定。
[0244] 由上可知，本申请实施例提供的晶体管的制备方法中，通过先在沟道层2上形成第一介质层3，可以在第一介质层3的第一过孔H1内形成源极4、第二过孔H2内形成漏极5的过程中，实现采用除剥离工艺以外的、与硅基半导体技术相兼容的制备工艺制备源极4和漏极5，进而能够实现晶体管的批量制备。而且，通过控制第一过孔H1、第二过孔H2的尺寸，可以实现小尺寸的源极4和漏极5的制备，实现小尺寸的晶体管的制备。
[0245] 另外，在形成源极4和漏极5之前，先在第一过孔H1内形成第一保护图案8和/或在第二过孔H2内形成第二保护图案9，可以实现源极4和/或漏极5及第一介质层3之间的隔离，对源极4和/或漏极5的侧面形成保护，降低源极4和/或漏极5的侧面被第一介质层3中的氧元素氧化的风险，甚至避免源极4和/或漏极5的侧面被第一介质层3中的氧元素氧化，进而避免影响源极4和/或漏极5及沟道层2之间的接触效果，降低源极4和/或漏极5及栅极7之间的寄生电容，改善晶体管的性能。
[0246] 上述第一保护图案8和第二保护图案9的材料可以相同，也可以不同。第一保护图案8和第二保护图案9的制备方法包括多种，下面以第一保护图案8和第二保护图案9的材料相同为例，并结合附图对第一保护图案8和第二保护图案9的制备方法进行说明。
[0247] 在一些示例中，第一保护图案8的材料与第一介质层3的材料之间的吸附力，大于第一保护图案8的材料和沟道层2的材料之间的吸附力。
[0248] 在上述S500中，在第一过孔H1的侧壁上形成第一保护图案8，和/或，在第二过孔H2的侧壁上形成第二保护图案9，包括：S510。
[0249] S510，如图21所示，形成第一保护薄膜17，该第一保护薄膜17覆盖第一介质层3的上表面、第一过孔H1的侧壁和第二过孔H2的侧壁，并暴露沟道层2。其中，第一保护薄膜17中覆盖第一过孔H1的侧壁的部分构成第一保护图案8，覆盖第二过孔H2的侧壁的部分构成第二保护图案9。
[0250] 由于第一保护图案8的材料(也即上述第一保护薄膜17的材料)和第一介质层3之间的吸附能力更强，在沉积形成第一保护薄膜17的过程中，该材料会主要沉积在第一介质层3的上表面、第一过孔H1的侧壁、第二过孔H2的侧壁上，而第一过孔H1和第二过孔H2所暴露的部分沟道层2上基本不会沉积有该材料，表现出选择性沉积该材料对第一介质层3和沟道层2的高选择比。
[0251] 在后续的制备步骤中(例如形成源极4和漏极5的步骤中)，例如可以去除第一保护薄膜17覆盖第一介质层3的上表面的部分，同步得到第一保护图案8和第二保护图案9。当然，本申请实施例也可以在去除第一保护薄膜17覆盖第一介质层3的上表面的部分的同时，去除覆盖第二过孔H2的侧壁的部分，得到第一保护图案8，然后再重复形成第一保护薄膜17的步骤，并去除第一保护薄膜17覆盖第一介质层3的上表面、第一过孔H1的侧壁的部分，得到第二保护图案9。
[0252] 在另一些示例中，在上述S500中，在第一过孔H1的侧壁上形成第一保护图案8，和/或，在第二过孔H2的侧壁上形成第二保护图案9，包括：S520～S530。
[0253] S520，如图22中的(a)所示，形成第二保护薄膜18，该第二保护薄膜18覆盖第一介质层3的上表面、第一过孔H1的侧壁、第二过孔H2的侧壁和沟道层2。此处的沟道层2指的是，被第一过孔H1和第二过孔H2暴露的部分沟道层2。
[0254] 第二保护薄膜18例如为各个位置均连续的薄膜，对位于其下方的结构形成了较为完全的覆盖。
[0255] S530，如图22中的(b)所示，去除第二保护薄膜18中覆盖沟道层2的部分，暴露沟道层2，保留第二保护薄膜18中覆盖第一过孔H1的侧壁和第二过孔H2的侧壁的部分。其中，第二保护薄膜18中覆盖第一过孔H1的侧壁的部分构成第一保护图案8，覆盖第二过孔H2的侧壁的部分构成第二保护图案9。
[0256] 示例性的，本申请实施例可以采用干法刻蚀工艺或湿法刻蚀工艺，对第二保护薄膜18中覆盖沟道层2的部分进行选择性刻蚀。可选地，在对第二保护薄膜18进行选择性刻蚀的过程中，还可以保留第二保护薄膜18中覆盖第一介质层3的上表面的部分，然后在后续的制备步骤中(例如形成源极4和漏极5的步骤中)，去除第二保护薄膜18中覆盖第一介质层3的上表面的部分，同步得到第一保护图案8和第二保护图案9。
[0257] 当然，本申请实施例也可以在去除第二保护薄膜18覆盖沟道层2的部分的同时，去除覆盖第二过孔H2的侧壁的部分，得到第一保护图案8，然后再重复形成第二保护薄膜18的步骤，并去除第二保护薄膜18覆盖第一介质层3的上表面、第一过孔H1的侧壁的部分，得到第二保护图案9。
[0258] 在一些实施例中，在上述S600中，在第一过孔H1内形成源极4，并在第二过孔H2内形成漏极5，包括：S610～S630。
[0259] S610，如图23a和图24a所示，形成第一导电薄膜19，该第一导电薄膜19的一部分位于第一介质层3上，另一部分位于第一过孔H1和第二过孔H2内。
[0260] 可以理解的是，形成第一导电薄膜19的工艺不同，第一导电薄膜19的结构可能有所不同。
[0261] 例如，如图23a所示，采用EBE工艺形成第一导电薄膜19的情况下，位于第一过孔H1和第二过孔H2内的部分第一导电薄膜19，和位于第一介质层3上的部分第一导电薄膜19，处于断开状态，基本没有形成连接。相应的，第一过孔H1和第二过孔H2的部分侧壁上没有覆盖第一导电薄膜19的材料。
[0262] 又如，如图24a所示，采用溅射工艺(但不局限于溅射工艺)或其它薄膜沉积技术，形成第一导电薄膜19的情况下，位于第一过孔H1和第二过孔H2内的部分第一导电薄膜19，和位于第一介质层3上的部分第一导电薄膜19，是连续的。相应的，第一过孔H1和第二过孔H2的侧壁各处均覆盖有第一导电薄膜19的材料。
[0263] S620，如图23b和图24b所示，在第一导电薄膜19上形成第二导电薄膜20，第二导电薄膜20的一部分位于第一过孔H1和/或第二过孔H2内。第二导电薄膜20的材料的稳定性，高于第一导电薄膜19的材料的稳定性。
[0264] 可选地，在第一导电薄膜19填满第一过孔H1的情况下，第二导电薄膜20的一部分则位于第二过孔H2内。在第一导电薄膜19填满第二过孔H2的情况下，第二导电薄膜20的一部分则位于第一过孔H1内。在第一过孔H1和第二过孔H2均未被填满的情况下，第二导电薄膜20的一部分则同时位于第一过孔H1和第二过孔H2内。图23b和图24b以第二导电薄膜20的一部分同时位于第一过孔H1和第二过孔H2内为例。
[0265] 示例性的，形成第二导电薄膜20的工艺，与形成第一导电薄膜19的工艺相同。
[0266] 这样在形成第一导电薄膜19后，便可以直接形成第二导电薄膜20，利用第二导电薄膜20对第一导电薄膜19形成覆盖、保护，避免将形成有第一导电薄膜19的衬底1从相应设备中取出，进而避免第一导电薄膜19的上表面被外界环境影响(例如被氧化)。
[0267] S630，如图23c和图24c所示，去除第一导电薄膜19和第二导电薄膜20中位于第一介质层3上的部分，保留第一导电薄膜19中位于第一过孔H1和第二过孔H2内的部分，得到源极4和漏极5；保留第二导电薄膜20中位于第一过孔H1内的部分，得到第一导电图案10，和/或，保留第二导电薄膜20中位于第二过孔H2内的部分，得到第二导电图案11。
[0268] 示例性的，本申请实施例可以采用化学机械抛光(chemical mechanical polish，CMP)等工艺，对第二导电薄膜20和第一导电薄膜19中位于第一介质层3上的部分进行研磨去除，研磨停止于第一介质层3的上表面。
[0269] 由于第二导电薄膜20对第一导电薄膜19形成了遮挡，在去除第一导电薄膜19和第二导电薄膜20中位于第一介质层3上的部分的过程中，第二导电薄膜20可以对第一导电薄膜19中位于第一过孔H1和第二过孔H2内的部分形成保护，避免第一导电薄膜19中位于第一过孔H1和第二过孔H2内的部分与外界环境接触，从而可以提高后续得到的源极4、漏极5的质量，避免影响晶体管的性能。
[0270] 另外，上述源极4、漏极5、第一导电图案10和第二导电图案11的制备方法，与硅基半导体技术相兼容，便于实现晶体管的批量制备。
[0271] 进一步地，如图23c和图24c所示，在第一保护图案8和第二保护图案9采用如上述S510或S520～S530所示的制备方法时，可以在对第一导电薄膜19和第二导电薄膜20进行研磨的过程中，同步对第一保护薄膜17或第二保护薄膜18覆盖第一介质层3的上表面的部分进行研磨、去除。
[0272] 在一些实施例中，在形成第一过孔H1和第二过孔H2之前，或，在形成源极4和漏极5之后，制备方法还包括：S700～S900。该制备方法用于制备栅极7，栅极7可以形成于源极4和漏极5之前，也可以形成于源极4和漏极5之后。图25a～图25c以栅极7形成于源极4和漏极5之后为例。
[0273] S700，如图25a所示，形成贯穿第一介质层3的第三过孔H3。
[0274] 示例性的，本申请实施例可以采用干法刻蚀工艺或湿法刻蚀工艺，对第一介质层3的预设位置进行刻蚀，得到第三过孔H3。
[0275] 在形成第三过孔H3之前，例如先在第一介质层3上形成保护层，以对第一保护图案8、第二保护图案9等结构进行保护。
[0276] S800，如图25b所示，在第三过孔H3的侧壁上形成第三保护图案12。
[0277] 形成第三保护图案12的方法，例如与形成第一保护图案8、第二保护图案9的方法相同，第三保护图案12的结构、材料，例如第一保护图案8、第二保护图案9的结构、材料相同，与此处不再赘述。
[0278] S900，如图25c所示，在第三过孔H3内形成栅极7，该栅极7与沟道层2间隔设置。其中，第三保护图案12用于阻隔第一介质层3中的氧元素向7栅极的移动。
[0279] 形成栅极7的方法，例如与形成源极4、漏极5的方法相同，此处不再赘述。
[0280] 示例性的，栅极7的材料与源极4、漏极5的材料相同，其化学性质较为不稳定。通过在形成栅极7之前，形成第三保护图案12，可以利用第三保护图案12实现栅极7和第一介质层3之间的隔离，对栅极7的侧面形成保护，避免影响栅极7的质量，改善晶体管的性能。
[0281] 可以理解的是，在栅极7的材料的化学性质较为稳定的情况下，则可以省略上述S800，直接在第三过孔H3内形成栅极7，且该栅极7与第一介质层3相接触。
[0282] 栅极7与沟道层2之间间隔设置有第二介质层6。该第二介质层6可以在不同步骤中形成。例如，在形成第一介质层3之前形成第二介质层6。又如，在形成第三过孔H3后、且在形成第三保护图案12之前，在第三过孔H3内形成第二介质层6。又如，在形成第三过孔H3后、且在形成第三保护图案12之后，在第三过孔H3内形成第二介质层6。
[0283] 在一些示例中，在上述S900中，在第三过孔H3内形成栅极7，包括：S910～S930。
[0284] S910，如图26a所示，形成第三导电薄膜21，该第三导电薄膜21的一部分位于第一介质层3上，另一部分位于第三过孔H3内。
[0285] 示例性的，第三导电薄膜21的形成工艺与第一导电薄膜19的形成工艺相同，第三导电薄膜21的结构与第一导电薄膜19的结构相同，此处不再赘述。
[0286] S920，如图26b所示，在第三导电薄膜21上形成第四导电薄膜22，第四导电薄膜22的一部分位于第三过孔H3内。第四导电薄膜22的材料的稳定性，高于第三导电薄膜21的材料的稳定性。
[0287] 示例性的，第四导电薄膜22的形成工艺与第三导电薄膜21的形成工艺相同，此处不再赘述。
[0288] 这样在形成第三导电薄膜21后，便可以直接形成第四导电薄膜22，利用第四导电薄膜22对第三导电薄膜21形成覆盖、保护，避免将形成有第三导电薄膜21的衬底1从相应设备中取出，进而避免第三导电薄膜21的上表面被外界环境影响(例如被氧化)。
[0289] S930，如图26c所示，去除第三导电薄膜21和第四导电薄膜22中位于第一介质层3上的部分，保留第三导电薄膜21中位于第三过孔H3内的部分，得到栅极7，保留第四导电薄膜22中位于第三过孔H3内的部分，得到第三导电图案13。
[0290] 示例性的，本申请实施例可以采用化学机械抛光等工艺，对第四导电薄膜22和第三导电薄膜21中位于第一介质层3上的部分进行研磨去除，研磨停止于第一介质层3的上表面。
[0291] 由于第四导电薄膜22对第三导电薄膜21形成了遮挡，在去除第四导电薄膜22和第三导电薄膜21中位于第一介质层3上的部分的过程中，第四导电薄膜22可以对第三导电薄膜21中位于第三过孔H3内的部分形成保护，避免第三导电薄膜21中位于第三过孔H3内的部分与外界环境接触，从而可以提高后续得到的栅极7的质量，避免影响晶体管的性能。
[0292] 本申请的一些实施例还提供了一种晶体管的制备方法。图27为一种晶体管的制备方法的流程图。图28a～图28c分别示意出了一种实施例中晶体管的制备方法的各步骤对应的结构。
[0293] 在一些示例中，如图27所示，该制备方法包括：S1000～S1600。
[0294] S1000，提供衬底1。
[0295] S1100，在衬底1上形成沟道层2，沟道层2的材料包括低维材料。
[0296] S1200，在沟道层2上形成第一介质层3。
[0297] S1300，形成贯穿第一介质层3的第一过孔H1和第二过孔H2。
[0298] 此处，S1000例如与上述S100相同，S1100例如与上述S200相同，S1200例如与上述S300相同，S1300例如与上述S400相同，此处不再赘述。
[0299] S1400，如图28a所示，形成第一导电薄膜19，该第一导电薄膜19的一部分位于第一介质层3上，另一部分位于第一过孔H1和第二过孔H2内。
[0300] 此处，形成第一导电薄膜19的工艺及所形成的第一导电薄膜19的结构，例如与上述S610中形成第一导电薄膜19的工艺及所形成的第一导电薄膜19的结构相同，此处不再赘述。
[0301] S1500，如图28b所示，在第一导电薄膜19上形成第二导电薄膜20，该第二导电薄膜20的一部分位于第一过孔H1和/或第二过孔H2内。第二导电薄膜20的材料的稳定性，高于第一导电薄膜19的材料的稳定性。其中，图28b以第二导电薄膜20的一部分同时位于第一过孔H1和第二过孔H2内为例。
[0302] 此处，形成第二导电薄膜20的工艺及所形成的第二导电薄膜20的结构，例如与上述S610中形成第二导电薄膜20的工艺及所形成的第二导电薄膜20的结构相同，此处不再赘述。
[0303] S1600，如图28c所示，去除第一导电薄膜19和第二导电薄膜20中位于第一介质层3上的部分，保留第一导电薄膜19中位于第一过孔H1和第二过孔H2内的部分，得到源极4和漏极5；保留第二导电薄膜20中位于第一过孔H1内的部分，得到第一导电图案10，和/或，保留第二导电薄膜20中位于第二过孔H2内的部分，得到第二导电图案11。
[0304] 示例性的，本申请实施例可以采用化学机械抛光等工艺，对第二导电薄膜20和第一导电薄膜19中位于第一介质层3上的部分进行研磨去除，研磨停止于第一介质层3的上表面。
[0305] 可以理解的是，在第一导电薄膜19上设置第二导电薄膜20，可以避免直接对第一导电薄膜19进行研磨，而是可以利用第二导电薄膜20作为阻挡层，避免第一导电薄膜19中位于第一过孔H1和第二过孔H2内的部分与外界环境接触，从而可以提高后续得到的源极4、漏极5的质量，避免影响晶体管的性能。
[0306] 另外，上述源极4、漏极5、第一导电图案10和第二导电图案11的制备方法，与硅基半导体技术相兼容，便于实现晶体管的批量制备。
[0307] 在一些实施例中，在形成第一过孔H1和第二过孔H2之前，或，在形成源极4和漏极5之后，制备方法还包括：S1700～S2000。该制备方法用于制备栅极7，栅极7可以形成于源极4和漏极5之前，也可以形成于源极4和漏极5之后。图29a～图29d以栅极7形成于源极4和漏极5之后为例。
[0308] S1700，如图29a所示，形成贯穿第一介质层3的第三过孔H3；
[0309] 示例性的，本申请实施例可以采用干法刻蚀工艺或湿法刻蚀工艺，对第一介质层3的预设位置进行刻蚀，得到第三过孔H3。
[0310] 在形成第三过孔H3之前，例如先在第一介质层3上形成保护层，以对第一导电图案10、第二导电图案11等结构进行保护。
[0311] S1800，如图29b所示，形成第三导电薄膜21，该第三导电薄膜21的一部分位于第一介质层3上，另一部分位于第三过孔H3内，且与沟道层2间隔设置。
[0312] 示例性的，第三导电薄膜21的形成工艺与第一导电薄膜19的形成工艺相同，第三导电薄膜21的结构与第一导电薄膜19的结构相同，此处不再赘述。
[0313] 可选地，栅极7与沟道层2之间间隔设置有第二介质层6。该第二介质层6可以在不同步骤中形成。例如，在形成第一介质层3之前形成第二介质层6。又如，在形成第三过孔H3后、且在形成第三导电薄膜21之前，在第三过孔H3内形成第二介质层6。
[0314] S1900，如图29c所示，在第三导电薄膜21上形成第四导电薄膜22，该第四导电薄膜22的一部分位于第三过孔H3内。第四导电薄膜22的材料的稳定性，高于第三导电薄膜21的材料的稳定性。
[0315] 示例性的，第四导电薄膜22的形成工艺与第三导电薄膜21的形成工艺相同，此处不再赘述。
[0316] S2000，如图29d所示，去除第三导电薄膜21和第四导电薄膜22中位于第一介质层3上的部分，保留第三导电薄膜21中位于第三过孔H3内的部分，得到栅极7，保留第四导电薄膜22中位于第三过孔H3内的部分，得到第三导电图案13。
[0317] 示例性的，本申请实施例可以采用化学机械抛光等工艺，对第四导电薄膜22和第三导电薄膜21中位于第一介质层3上的部分进行研磨去除，研磨停止于第一介质层3的上表面。
[0318] 可以理解的是，在第三导电薄膜21上设置第四导电薄膜22，可以避免直接对第三导电薄膜21进行研磨，而是可以利用第四导电薄膜22作为阻挡层，避免第三导电薄膜21中位于第三过孔H3内的部分与外界环境接触，从而可以提高后续得到的栅极7的质量，避免影响晶体管的性能。
[0319] 可以理解的是，在栅极7的材料的化学性质较为稳定的情况下，则可以省略上述S1900，直接对位于第一介质层3上的部分第三导电薄膜21进行研磨。
[0320] 以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
