技术领域
[0001] 本公开涉及一种用于生产半导体器件的方法和半导体器件。
相关背景技术
[0002] 需要用于生产半导体器件的改进方法，例如，具有少量方法步骤的方法和/或允许生产小结构的方法。此外，需要改进的半导体器件，例如，具有小结构的半导体器件。
具体实施方式
[0073] 图1示出了用于生产半导体器件的方法的示例性实施例的流程图。在步骤S1中，在半导体本体的顶侧为半导体本体提供掩模。彼此横向间隔开的至少一个第一沟槽和至少一个第二沟槽从顶侧延伸到半导体本体中。半导体本体的功能部分被横向布置在第一和第二沟槽之间。掩模包括至少两个第一区段和横向地位于第一区段之间的至少一个第二区段，其中，掩模在第一区段中比在第二区段中厚。在顶侧的平面图中，第二区段与功能部分重叠，第一区段分别与沟槽之一重叠。在步骤S2中，在与第一沟槽相邻的功能部分中形成第一导电类型的第一分区。形成第一分区包括通过使用定向注入方法将第一类型掺杂剂穿过顶侧注入到功能部分中，其中以大于0°的注入角度α进行注入。在步骤S3中，在与第二沟槽相邻的功能部分中形成第二导电类型的第二分区。形成第二分区包括通过使用定向注入方法将第二类型掺杂剂穿过顶侧注入到功能部分中，其中以小于0°的注入角度α进行注入。
[0074] 与图1所示相反，步骤S3也可以在步骤S2之前执行。
[0075] 在图2中，示出了该方法的示例性实施例的位置，其中提供了半导体本体1。半导体本体1具有平行于半导体本体1的主延伸平面的顶侧10。例如，半导体本体1由Si或SiC组成。半导体本体1可以被轻掺杂，使其具有第一导电类型。在下文中，作为示例，假设第一导电类型是电子传导，并且相应的掺杂是n型掺杂。因此，半导体本体1被轻n掺杂。在顶侧10上，形成例如光致抗蚀剂的掩模7。掩模7的结构(例如)是借助于光刻生成的。
[0076] 在图3的位置，已经执行了注入工艺，其中p型掺杂剂形式的第二类型掺杂剂，例如硼，已经被穿过顶侧10注入到半导体本体1中。第二类型掺杂剂已经累积在顶侧10正下方的分区中，并形成了p掺杂分区14(此处称为第三分区14)。在图3中，第三分区14中的掺杂浓度19 ‑3
例如约为1×10 cm 。第三分区14主要或仅被形成在掩模7未覆盖的分区中。
[0077] 图4示出了分别执行驱动工艺或退火工艺后的位置，通过驱动工艺或退火工艺，第二类型掺杂剂进一步漂移到半导体本体1中。由此，p掺杂的第三分区14已经扩展到半导体本体1中，从而形成了两个横向间隔开的p阱。在图4中，第三分区14的掺杂分布借助于具有不同掺杂浓度的两个区段14a、14b示出。区段14a具有比区段14b更大的掺杂浓度。例如，区16 ‑3 18 ‑3
段14a的掺杂浓度在约8.3×10 cm 和约1.7×10 cm 之间，并且区段14b的掺杂浓度在约
14 ‑3 16 ‑3
2.1×10 cm 和约8.3×10 cm 之间。实际上，掺杂浓度可以从区段14b的下部到区段14a的上部逐渐增加。
[0078] 半导体本体1的第四分区15保持n掺杂，即，在驱动工艺中，原始n掺杂的半导体本13 ‑3
体1的这个分区没有被转换为p掺杂分区。例如，第四分区15中的掺杂浓度约为1×10 cm 。
[0079] 图5示出了该方法中多个沟槽2被引入到半导体本体1中的位置。每个沟槽2从顶侧10延伸到半导体本体1中，从而在从顶侧1进入半导体本体1内部的方向上渐缩。沟槽2的表面被覆盖以电绝缘层21，该电绝缘层也覆盖半导体本体1的顶侧10。绝缘层21(例如)由SiO2形成。此外，沟槽2被填充有导电材料20，例如，高掺杂多晶硅。
[0080] 功能部分11、11a，也称为沟槽部分或台面，被横向地形成在每对沟槽2之间。两个内沟槽2之间的功能部分11在此被称为功能部分11，而功能部分11左侧和右侧的功能部分11a在此分别被称为附加功能部分11a或假功能部分11a。与功能部分11邻接的功能部分11左侧的沟槽2在此被称为第一沟槽2。位于功能部分11右侧并与功能部分11邻接的沟槽2在此被称为第二沟槽2。功能部分11的最大宽度大于假功能部分11a的最大宽度(另见图19，在顶侧10的平面图中示出了半导体本体1)。
[0081] 在图6中，辅助掩模30、例如，光致抗蚀剂被形成在半导体本体1的顶侧10上。例如，辅助掩模30的结构化已经借助于光刻工艺完成。已经完成结构化，使得在与功能部分11、11a重叠的分区中，光致抗蚀剂30被完全去除，从而暴露出绝缘层21。另一方面，在与沟槽2重叠的分区中，光致抗蚀剂30没有被完全去除。
[0082] 图7示出了在其中已经执行蚀刻工艺的位置。在这个蚀刻工艺中，与功能部分11、11a重叠的分区中的绝缘层21已经被蚀刻得比被光致抗蚀剂30保护的分区中更强烈。这样，绝缘层21的材料的掩模3已经被形成。掩模3包括与沟槽2重叠的第一区段31和与功能部分
11、11a重叠的第二区段32。掩模3在第一区段31中比在第二区段32中厚。
[0083] 图11和图12示出了功能部分11、11a的详细视图。这里，可以看出，第一区段31和第二区段32之间的台阶在朝向沟槽2的方向上相对于沟槽2的侧表面被缩回。因此，第二区段32在整个功能部分11、11a上延伸，并与沟槽2部分重叠。
[0084] 在图8所示的位置，第二类型掺杂剂再次穿过半导体本体1的顶侧10被注入到功能部分11、11a中。第二类型掺杂剂也可以是p型掺杂剂，例如，硼。顶侧10下方的p掺杂浓度在功能部分11、11a的分区中增加。注入采用定向注入方法进行，其中，主注入方向垂直于顶侧。
[0085] 图9示出了驱动工艺后的位置，在驱动工艺中第二类型掺杂剂进一步漂移到半导体本体1中，从而p掺杂的第三分区14的掺杂分布被改变。现在使用三个区段14a、14b、14c示出了掺杂分布。区段14c在功能部分11、11a中从顶侧10延伸。例如，掺杂浓度在第三区段14c中最大。掺杂分布实际上从第一区段14a到第三区段14c逐渐变化。
[0086] 在图10的位置，示出了以下方法步骤，在该方法步骤中，第一类型掺杂剂穿过顶侧10被注入到功能部分11、11a中。在这种情况下，第一类型掺杂剂是n型掺杂剂，例如，As或P。
为了注入第一类型掺杂剂，使用定向注入方法，其中，注入角度α的大小大于0°，例如，大于
45°。由于这种倾斜的注入，功能部分11、11a的分区被掩模3的第一区段31遮挡。这在图11和图12中进一步示出，在图中，更详细地示出了功能部分11和假功能部分11a。
[0087] 在图11中可以看出，注入的注入角度α被选择为约|atan((D+W)/H)|，例如，|atan((D+W)/H)|±10°，其中，H是掩模3在第一区段31中的厚度，W是在横向方向测量的功能部分11在顶侧10的宽度，并且D是功能部分11和掩模3的第一区段31之间在横向方向的距离。由于这个注入角度α，功能部分11的主要区域被掩模3的第一区段31遮挡，并且只有与第一沟槽2相邻的小区域没有被遮挡。
[0088] 在图12中，更详细地示出了假功能部分11a。由于假功能部分11a的宽度小于功能部分11的宽度，因此假功能部分11a的整个区域被掩模3的第一区段31遮挡。
[0089] 在图10和图11中可以看出，由于倾斜的注入，n掺杂的第一分区12被形成在第一沟槽2附近。在其余部分中，第一区段31的阴影非常高效，以至于没有出现掺杂转换，即功能部分11的其余部分保持p掺杂。在假功能部分11a中也没有出现转换，使得假功能部分11a在顶侧10保持p掺杂。
[0090] 图13和图14示出了另一方法步骤，在该方法步骤中采用定向注入方法注入第二类型掺杂剂，其中，与图10至图12中所示相比，注入角度α的符号已经被反转(例如，注入方向已经被镜像)。由此，p掺杂的第二分区13被形成在与第二沟槽2相邻的功能部分11中。功能部分11的其余部分被掩模3的第一区段31高效地遮挡。此外，假功能部分11a均由第一区段31遮挡。
[0091] 图15和图16示出了已经执行驱动工艺后的位置，其中第一类型掺杂剂和第二类型掺杂剂已经进一步漂移到半导体本体1中，并且因此，n掺杂的第一分区12和p掺杂的第二分区13已经扩展。这里，作为示例，第一分区12和第二分区14彼此邻接。
[0092] 第一分区12邻接第一沟槽2以及顶侧10，并且与第二沟槽2横向间隔开。第二分区13邻接第二沟槽2和顶侧10，并且与第一沟槽2横向间隔开。例如，在驱动工艺后，第一分区
15 ‑3 17 ‑3
12和/或第二分区13的最大或平均掺杂浓度在1×10 cm 和1×10 cm 之间。
[0093] 图17示出了该方法中在掩模3已经被蚀刻使得在第二区段32的分区中功能部分11、11a被暴露出来之后的位置。此外，第一主电极5(例如，金属制成的主电极)已经沉积在功能部分11上，使得第一主电极5电接触功能部分11的第一分区12和第二分区13。在图17中还可以看出，掩模3的残留物被保留在沟槽2的分区中。这些残留物留在最终半导体器件中。
[0094] 与图17所示不同，主电极5也可以在假功能部分11a的至少一些分区中接触半导体本体1。
[0095] 图18示出了用上述方法生产的半导体器件100的示例性实施例。在半导体本体1的与顶侧10相对的底侧上，已经沉积了第二主电极8。第二主电极8与半导体本体1的p型第五分区16(集电极层或漏极层或阳极层)直接电接触。图22所示的半导体器件100是IGBT。
[0096] 图20在半导体本体1的顶侧10的平面图中示出了图18的半导体器件100。可以看出，功能部分11包括具有较大和较小宽度的不同区段，这些区段沿着第一横向方向L彼此交替。较小宽度的区段(其中，宽度是在垂直于第一横向方向L的第二横向方向T上测量的)非常窄，以至于在这些区段中既没有形成n掺杂的第一分区12也没有形成p掺杂的第二分区13。这与假功能部分11a的情况类似。在这些区段中，施加栅极6，栅极电连接到沟槽2中的导电材料20。图20中的虚线表示图18的横截面。功能部分11的最大宽度(例如)为1.0μm。
[0097] 应该强调的是，图20的配置实际上只是一个示例。在另一示例性实施例中，可以省略栅极6和第一主电极5的交替放置，并且取而代之的是，无论掩模3在哪里被蚀刻，第一主电极5都位于掩模3的整个顶部，并与功能部分11、11a直接接触。栅极6然后可以仅在沿第一横向方向L延伸的功能部分11、11a的两个纵向端部与沟槽2中的导电材料20直接接触。
[0098] 图20所示的在一个功能部分内具有多个间隔开的第一分区12的布置在半导体器件操作期间的电流扩散方面是有益的，而不会损失SCSOA能力。例如，功能部分11内与第一沟槽2相邻的顶侧10的60％±10％由第一分区12形成。
[0099] 在图19中，示出了在用于形成第一分区12的第一类型掺杂剂和用于形成第二分区13的第二类型掺杂剂被注入之前半导体本体1的顶侧。可以看出，掩模3包括第一区段31和第二区段32，其中与功能部分11重叠的第二区段32具有交替的宽度。
[0100] 图21示出了该方法的第二示例性实施例中的位置。所示位置与图7所示的位置相对应。与图7相反，这里的掩模3部分由硅形成。SiO2的绝缘层21被布置在硅(虚线区域)和半导体本体1之间，并覆盖顶侧10。
[0101] 图22示出了最终半导体器件100，其掩模3的残余结构包括或由Si组成。由于掩模3至少部分是Si的，为了暴露出功能部分11、11a，由于Si和SiO2的不同选择性，可以更精确地执行蚀刻工艺。
[0102] 图1至图22所示的实施例代表了改进方法和改进的半导体器件的示例性实施例；因此，它们并不构成根据改进方法和改进的半导体器件的所有实施例的完整列表。例如，实际的半导体器件和方法在布置方面可能与所示的实施例不同。
[0103] 参考标号
[0104] 1 半导体本体
[0105] 2 沟槽
[0106] 3 掩模
[0107] 5 第一主电极
[0108] 6 栅极
[0109] 7 掩模
[0110] 8 第二主电极
[0111] 10 顶侧
[0112] 11 功能部分
[0113] 11a 附加功能部分
[0114] 12 第一分区
[0115] 13 第二分区
[0116] 14 第三分区
[0117] 14a 第三分区的区段
[0118] 14b 第三分区的区段
[0119] 14c 第三分区的区段
[0120] 15 第四分区
[0121] 16 第五分区
[0122] 20 导电材料
[0123] 21 绝缘层
[0124] 30 辅助掩模
[0125] 31 掩模3的第一区段
[0126] 32 掩模的第二区段
[0127] 100 半导体器件
[0128] H 厚度
[0129] W 宽度
[0130] D 距离
[0131] α注入角
[0132] S1至S3方法步骤
