[0003] 本公开涉及半导体存储器装置、该半导体存储器装置的制造方法和包括该半导体存储器装置的电子系统，并且更具体地，涉及包括三维排列的存储器单元的半导体存储器装置、该半导体存储器装置的制造方法和包括该半导体存储器装置的电子系统。

[0004] 随着电子系统中需要能够存储大容量数据的半导体存储器装置，研究了能够增大半导体存储器装置的数据存储容量的方法。作为能够增大半导体存储器装置的数据存储容量的方法中的一种，提出了包括三维排列的存储器单元而非二维排列的存储器单元的半导体存储器装置。

[0029] 下文中，将参照图1至图12描述根据本公开的示例实施例的半导体存储器装置。

[0030] 图1是示出根据一些示例实施例的半导体存储器装置的示例框图。

[0031] 参照图1，半导体存储器装置10包括存储器单元阵列20和外围电路30。

[0032] 存储器单元阵列20可包括多个存储器单元块BLK1至BLKn。存储器单元块BLK1至BLKn中的每一个可包括多个存储器单元。存储器单元阵列20可通过位线BL、字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接至外围电路30。详细地说，存储器单元块BLK1至BLKn可通过字线WL、串选择线SSL和地选择线GSL连接至行解码器33。另外，存储器单元块BLK1至BLKn可通过位线BL连接至页缓冲器35。

[0033] 外围电路30可从半导体存储器装置10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且可将数据DATA发送至半导体存储器装置10的外部装置和从半导体存储器装置10的外部装置接收数据DATA。外围电路30可包括行解码器33、页缓冲器35和控制逻辑37。虽然未示出，但是外围电路30还可包括各种子电路，诸如输入/输出电路、用于生成半导体存储器装置10的操作所需的各种电压的电压生成电路和用于校正从存储器单元阵列20读取的数据DATA的错误的纠错电路。

[0034] 控制逻辑37可连接至行解码器33、页缓冲器35、输入/输出电路和电压生成电路。控制逻辑37可控制半导体存储器装置10的整体操作。控制逻辑37可响应于控制信号CTRL生成半导体存储器装置10中使用的各种内部控制信号。例如，当执行诸如编程操作或擦除操作的存储器操作时，控制逻辑37可调整提供至字线WL和位线BL的电压电平。

[0035] 行解码器33可响应于地址ADDR选择多个存储器单元块BLK1至BLKn中的至少一个，并且可选择所选择的存储器单元块BLK1至BLKn的至少一条字线WL、至少一条串选择线SSL和至少一条地选择线GSL。另外，行解码器33可将用于执行存储器操作的电压发送至选择的存储器单元块BLK1至BLKn的字线WL。

[0036] 页缓冲器35可通过位线BL连接至存储器单元阵列20。页缓冲器35可作为写驱动器或者读出放大器操作。详细地，当执行编程操作时，页缓冲器35可作为写驱动器操作，以将根据将被存储在存储器单元阵列20中的数据DATA的电压施加至位线BL。此外，当执行读操作时，页缓冲器35可作为读出放大器操作，以感测存储在存储器单元阵列20中的数据DATA。

[0037] 图2是示出根据一些示例实施例的半导体存储器装置的示例电路图。

[0038] 参照图2，根据一些示例实施例的半导体存储器装置的存储器单元阵列(例如，图1的20)包括公共源极线CSL、多条位线BL和多个单元串CSTR。

[0039] 公共源极线CSL可在第一方向X上延伸。在一些示例实施例中，多条公共源极线CSL可二维地排列。例如，多条公共源极线CSL可彼此间隔开并且在第一方向X上延伸。可将电气上相同的电压施加至公共源极线CSL，或者可将不同电压施加至公共源极线CSL，使得可分离控制公共源极线CSL。

[0040] 多条位线BL可二维地排列。例如，位线BL可彼此间隔开并且分别在与第一方向X交叉的第二方向Y上延伸。多个单元串CSTR可分别并联连接至对应的位线BL。单元串CSTR可共同连接至公共源极线CSL。也就是说，多个单元串CSTR可设置在位线BL与公共源极线CSL之间。

[0041] 单元串CSTR中的每一个可包括连接至公共源极线CSL的地选择晶体管GST、连接至位线BL的串选择晶体管SST以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可串联连接。存储器单元晶体管MCT中的每一个可包括数据储存元件。

[0042] 公共源极线CSL可共同连接至地选择晶体管GST的源极。另外，地选择线GSL、多条字线WL11至WL1n和WL21至WL2n以及串选择线SSL可设置在公共源极线CSL与位线BL之间。地选择线GSL可用作地选择晶体管GST的栅电极，字线WL11至WL1n和WL21至WL2n可用作存储器单元晶体管MCT的栅电极，并且串选择线SSL可用作串选择晶体管SST的栅电极。

[0043] 在一些示例实施例中，擦除控制晶体管ECT可设置在公共源极线CSL与地选择晶体管GST之间。公共源极线CSL可共同连接至擦除控制晶体管ECT的源极。擦除控制线ECL可设置在公共源极线CSL与地选择线GSL之间。擦除控制线ECL可用作擦除控制晶体管ECT的栅电极。擦除控制晶体管ECT可产生栅极致漏极泄漏(GIDL)，以执行存储器单元阵列的擦除操作。

[0044] 图3是示出根据一些示例实施例的半导体存储器装置的示意性布局图。图4是沿着图3的线A‑A截取的截面图。图5是示出图4的区R1的放大图。图6是示出图5的电荷存储层的能量带图。图7是示出图4的区R2的放大图。

[0045] 参照图3至图7，根据一些示例实施例的半导体存储器装置包括存储器单元结构CELL和外围电路结构PERI。

[0046] 存储器单元结构CELL可包括单元衬底100、绝缘衬底101、模制堆叠件MS1和MS2、源极层102、源极牺牲层103、支承层104、层间绝缘层142和144、沟道结构CH、字线切割区WC、栅极接触件162、衬底接触件164和单元布线结构180。

[0047] 单元衬底100可包括诸如例如硅衬底、锗衬底或硅锗衬底的半导体衬底。可替换地，单元衬底100可包括绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。在一些示例实施例中，单元衬底100可包括杂质。例如，单元衬底100可为包括n型杂质(例如，磷(P)、砷(As)等)的n型衬底。

[0048] 单元衬底100可包括单元阵列区CAR和延伸区EXT。

[0049] 包括多个存储器单元的存储器单元阵列(例如，图1的20)可形成在单元阵列区CAR中。例如，稍后将描述的沟道结构CH以及栅电极112和117可设置在单元阵列区CAR中。在以下说明中，单元衬底100的其上设置了存储器单元阵列的表面可被称作单元衬底100的前侧。相反，单元衬底100的与单元衬底100的前侧相反的表面可被称作单元衬底100的后侧。

[0050] 延伸区EXT可设置在单元阵列区CAR附近。例如，在平面图中，延伸区EXT可围绕单元阵列区CAR。稍后将描述的栅电极112和117可按照阶梯形状堆叠在延伸区EXT上。

[0051] 在一些示例实施例中，单元衬底100还可包括穿通区THR。穿通区THR可设置在单元阵列区CAR和/或延伸区EXT内，或者可设置在单元阵列区CAR和/或延伸区EXT外部。稍后将描述的穿通件166可设置在穿通区THR上。

[0052] 绝缘衬底101可形成在延伸区EXT和/或穿通区THR的单元衬底100的至少一部分中。绝缘衬底101可在延伸区EXT和/或穿通区THR的单元衬底100中形成绝缘区。例如，绝缘衬底101可通过替代穿通区THR的单元衬底100的至少一部分而在穿通区THR中限定绝缘区。绝缘衬底101可包括(但不限于)例如氧化硅、氮化硅、氮氧化硅和碳化硅中的至少一种。

[0053] 模制堆叠件MS1和MS2可形成在单元衬底100的前侧上。模制堆叠件MS1和MS2可包括堆叠在单元衬底100上的多个栅电极112和117以及多个模制绝缘层110和115。栅电极112和117中的每一个和模制绝缘层110和115中的每一个可为在平行于单元衬底100的前侧的水平方向(例如，第一方向X和第二方向Y)上延伸的分层结构。栅电极112和117可通过模制绝缘层110和115彼此间隔开，并且随后按次序堆叠在单元衬底100上。

[0054] 在一些示例实施例中，模制堆叠件MS1和MS2可包括按次序堆叠在单元衬底100上的多个堆叠件(例如，第一模制堆叠件MS1和第二模制堆叠件MS2)。虽然仅示出了两个堆叠件堆叠在单元衬底100上，但这仅是为了便于描述，并且堆叠在单元衬底100上的堆叠件的数量可为三个或更多个。

[0055] 第一模制堆叠件MS1可包括交替地堆叠在单元衬底100上的第一模制绝缘层110和第一栅电极112。在一些示例实施例中，第一栅电极112可包括按次序堆叠在单元衬底100上的至少一条擦除控制线(例如，图2的ECL)、至少一条地选择线(例如，图2的GSL)和多条第一字线(例如，图2的WL11至WL1n)。第一模制绝缘层110和第一栅电极112的数量和形状仅为示例，并且本发明构思不限于所示示例。

[0056] 第二模制堆叠件MS2可包括交替地堆叠在第一模制堆叠件MS1上的第二模制绝缘层115和第二栅电极117。在一些示例实施例中，第二栅电极117可包括按次序堆叠在第一模制堆叠件MS1上的多条第二字线(例如，图2的WL21至WL2n)和至少一条串选择线(例如，图2的SSL)。第二模制绝缘层115和第二栅电极117的数量和形状仅为示例，并且本发明构思不限于所示示例。

[0057] 栅电极112和117中的每一个可包括导电材料，例如诸如金属(诸如钨(W)、钼(Mo)、钌(Ru)、钴(Co)和镍(Ni))或硅的半导体材料，但不限于此。例如，栅电极112和117中的每一个可包括钨(W)、钼(Mo)和钌(Ru)中的至少一种。又例如，栅电极112和117中的每一个可包括多晶硅。

[0058] 在一些示例实施例中，栅电极112和117中的每一个可包括按次序堆叠的势垒金属层和填充金属层。势垒金属层可包括例如诸如氮化钛层(TiN)的金属氮化物层。填充金属层可填充在填充势垒金属层之后剩余的栅电极112和117的区。

[0059] 模制绝缘层110和115可包括例如氧化硅、氮化硅和氮氧化硅中的至少一种，但不限于此。例如，模制绝缘层110和115中的每一个可包括氧化硅层。

[0060] 在一些示例实施例中，穿通区THR上的模制堆叠件MS1和MS2可包括堆叠在单元衬底100和/或绝缘衬底101上的多个模制绝缘层110和115以及多个模制牺牲层111和116。模制绝缘层110和115中的每一个和模制牺牲层111和116中的每一个可具有平行于单元衬底100的上表面延伸的分层结构。模制牺牲层111和116可通过模制绝缘层110和115彼此间隔开，并且然后可按次序堆叠在单元衬底100和/或绝缘衬底101上。

[0061] 在一些示例实施例中，穿通区THR上的第一模制堆叠件MS1可包括交替地堆叠在单元衬底100和/或绝缘衬底101上的第一模制绝缘层110和第一模制牺牲层111，并且穿通区THR上的第二模制堆叠件MS2可包括交替地堆叠在第一模制堆叠件MS1上的第二模制绝缘层115和第二模制牺牲层116。

[0062] 模制牺牲层111和116中的每一个可包括绝缘材料，例如，氧化硅、氮化硅和氮氧化硅中的至少一种，但不限于此。模制牺牲层111和116可包括相对于模制绝缘层110和115具有蚀刻选择性的材料。例如，模制绝缘层110和115中的每一个可包括氧化硅层，并且模制牺牲层111和116中的每一个可包括氮化硅层。

[0063] 层间绝缘层142和144可形成在单元衬底100的前侧上，以覆盖模制堆叠件MS1和MS2。在一些示例实施例中，层间绝缘层142和144可包括按次序堆叠在单元衬底100上的第一层间绝缘层142和第二层间绝缘层144。第一层间绝缘层142可覆盖第一模制堆叠件MS1，并且第二层间绝缘层144可覆盖第二模制堆叠件MS2。层间绝缘层142和144可包括例如氧化硅、氮氧化硅和介电常数低于氧化硅的介电常数的低介电常数(低k)材料中的至少一种，但不限于此。

[0064] 沟道结构CH可形成在单元衬底100的单元阵列区CAR上。沟道结构CH可在与单元衬底100的上表面相交的竖直方向(例如，第三方向Z)上延伸，以穿过模制堆叠件MS1和MS2。例如，沟道结构CH可为在第三方向Z上延伸的柱型(例如，圆柱形)结构。因此，沟道结构CH可与多个栅电极112和117交叉。

[0065] 在一些示例实施例中，多个沟道结构CH可按照z字形排列。例如，如图3所示，多个沟道结构CH可在第一方向X和第二方向Y上交替地排列。沟道结构CH还可提高半导体存储器装置的集成度。沟道结构CH的数量和排列仅为示例，并且不限于所示的示例。在一些其它示例实施例中，所述多个沟道结构CH可按照蜂窝形排列。

[0066] 在一些示例实施例中，沟道结构CH可在第一模制堆叠件MS1与第二模制堆叠件MS2之间具有阶梯差。例如，如图4所示，沟道结构CH的侧表面可在第一模制堆叠件MS1与第二模制堆叠件MS2之间的边界处弯曲。

[0067] 如图5所示，沟道结构CH可包括阻挡绝缘图案132、电荷存储层133、隔离绝缘图案134、隧道绝缘层135、半导体层136和填充绝缘层137。阻挡绝缘图案132、电荷存储层133、隔离绝缘图案134、隧道绝缘层135、半导体层136和填充绝缘层137可在模制堆叠件MS1和MS2中按次序堆叠。在图5中，仅示出了第一模制堆叠件MS1中的沟道结构CH，但是本领域普通技术人员应该理解，第二模制堆叠件MS2中的沟道结构CH也可类似于第一模制堆叠件MS1中的沟道结构CH。

[0068] 阻挡绝缘图案132可形成在栅电极112和117中的每一个的侧表面上。阻挡绝缘图案132可比模制绝缘层110和115中的每一个的侧表面突出得更多。另外，阻挡绝缘图案132可插置在栅电极112和117中的每一个与半导体层136之间。阻挡绝缘图案132可不形成在模制绝缘层110和115的侧表面上。例如，对应于多个栅电极112和117的多个阻挡绝缘图案132可彼此间隔开并且沿着第三方向Z排列。

[0069] 阻挡绝缘图案132可包括诸如氧化硅(SiO)或氮氧化硅(SiON)的氧化物。例如，阻挡绝缘图案132可包括氧化硅层。

[0070] 在一些示例实施例中，栅极电介质层131可插置在栅电极112和117中的每一个与阻挡绝缘图案132之间。栅极电介质层131可沿着栅电极112和117中的每一个的外表面延伸。例如，栅极电介质层131可延伸为沿着栅电极112和117中的每一个的下表面、侧表面和上表面共形。在一些其它示例实施例中，可省略栅极电介质层131。在省略栅极电介质层131的情况下，栅电极112和117可填充示出的栅极电介质层131的区。

[0071] 栅极电介质层131可包括例如氧化硅、氮化硅、氮氧化硅和介电常数大于氧化硅的介电常数的高介电常数材料中的至少一种。高介电常数材料可包括氧化铝、氧化铪、氧化镧、氧化钽、氧化钛、氧化镧铪、氧化镧铝、氧化镝钪和它们的组合中的至少一种。例如，栅极电介质层131可包括氧化铝层。

[0072] 电荷存储层133可形成在模制绝缘层110和115的侧表面和阻挡绝缘图案132上。电荷存储层133可沿着模制绝缘层110和115中的每一个和阻挡绝缘图案132延伸。随着阻挡绝缘图案132比模制绝缘层110和115中的每一个的侧表面突出得更多，电荷存储层133可按照截面不均匀的蛇形延伸。另外，电荷存储层133可插置在模制绝缘层110和115中的每一个与半导体层136之间以及阻挡绝缘图案132与半导体层136之间。从半导体层136穿过隧道绝缘层135的电荷可存储在电荷存储层133中。电荷存储层133中存储的电荷可通过例如由半导体层136与栅电极112和117之间的电压差导致的Fowler‑Nordheim隧穿改变。

[0073] 电荷存储层133可包括电荷俘获部分1331和第一电荷阻挡部分1332。电荷俘获部分1331可为沿着阻挡绝缘图案132的侧表面共形地延伸的电荷存储层133的一部分，并且第一电荷阻挡部分1332可为沿着模制绝缘层110和115中的每一个的侧表面共形地延伸的电荷存储层133的一部分。另外，电荷俘获部分1331可插置在阻挡绝缘图案132与半导体层136之间，并且第一电荷阻挡部分1332可插置在模制绝缘层110和115中的每一个与半导体层136之间。随着栅电极112和117以及模制绝缘层110和115在第三方向Z上交替地堆叠，电荷俘获部分1331和第一电荷阻挡部分1332可在第三方向Z上交替地排列。

[0074] 例如，第一模制堆叠件MS1可包括按次序堆叠在单元衬底100上的第一绝缘图案110a、第一电极图案WLa、第二绝缘图案110b和第二电极图案WLb。电荷俘获部分1331可包括第一电极图案WLa的侧表面上的第一俘获部分1331a和第二电极图案WLb的侧表面上的第二俘获部分1331b。第一电荷阻挡部分1332可包括第一绝缘图案110a的侧表面上的第一阻挡部分1332a和第二绝缘图案110b的侧表面上的第二阻挡部分1332b。第一阻挡部分1332a、第一俘获部分1331a、第二阻挡部分1332b和第二俘获部分1331b可沿着第三方向Z按次序排列。

[0075] 在一些示例实施例中，电荷俘获部分1331和第一电荷阻挡部分1332可彼此连接以形成截面按照蛇形延伸的一系列电荷存储层133。例如，第一俘获部分1331a可将第一阻挡部分1332a与第二阻挡部分1332b连接，并且第二阻挡部分1332b可将第一俘获部分1331a与第二俘获部分1331b连接。

[0076] 在一些示例实施例中，第一电荷阻挡部分1332的一部分还可沿着阻挡绝缘图案132的下表面或上表面延伸。例如，第二阻挡部分1332b可沿着第二绝缘图案110b的侧表面、第一电极图案WLa的侧表面上的阻挡绝缘图案132的上表面和第二电极图案WLb的侧表面上的阻挡绝缘图案132的下表面共形地延伸。

[0077] 在一些示例实施例中，模制绝缘层110和115中的每一个可包括朝向半导体层136凹进的凹部110r。第一电荷阻挡部分1332可沿着模制绝缘层110和115中的每一个的凹部110r共形地延伸。

[0078] 在一些示例实施例中，阻挡绝缘图案132可包括朝向半导体层136凸出的凸表面132c。电荷俘获部分1331可沿着阻挡绝缘图案132的凸表面132c共形地延伸。

[0079] 第一电荷阻挡部分1332可通过至少部分地氧化电荷俘获部分1331中包括的材料形成。也就是说，第一电荷阻挡部分1332的氧浓度可大于电荷俘获部分1331的氧浓度。例如，电荷俘获部分1331可包括氮化硅层，并且第一电荷阻挡部分1332可包括通过部分地氧化氮化硅层形成的氮氧化硅层。

[0080] 因此，第一电荷阻挡部分1332的导带可具有高于电荷俘获部分1331的能级的能级。例如，如图6所示，第一能量势垒E1可形成在第一电荷阻挡部分1332的导带与电荷俘获部分1331的导带之间。第一电荷阻挡部分1332可通过形成第一能量势垒E1有效地防止电荷俘获部分1331中俘获的电荷丢失或减小电荷俘获部分1331中俘获的电荷丢失的可能性。

[0081] 在一些示例实施例中，第一电荷阻挡部分1332的厚度T2可大于电荷俘获部分1331的厚度T1。这种情况可能由于第一电荷阻挡部分1332的氧化程度大于电荷俘获部分1331的氧化程度的情况导致。

[0082] 隔离绝缘图案134可形成在第一电荷阻挡部分1332的侧表面上。另外，隔离绝缘图案134可通过电荷存储层133与阻挡绝缘图案132间隔开。隔离绝缘图案134可不形成在电荷俘获部分1331的侧表面上。例如，对应于多个第一电荷阻挡部分1332的多个隔离绝缘图案134可彼此间隔开并且沿着第三方向Z排列。在一些示例实施例中，阻挡绝缘图案132和隔离绝缘图案134可在第三方向Z上交替地排列。

[0083] 隔离绝缘图案134可包括例如氧化硅(SiO)或氮氧化硅(SiON)，但不限于此。例如，隔离绝缘图案134可包括氧化硅层。

[0084] 隧道绝缘层135可形成在电荷存储层133的侧表面上。例如，隧道绝缘层135可沿着电荷俘获部分1331和隔离绝缘图案134共形地延伸。另外，隧道绝缘层135可插置在电荷存储层133与半导体层136之间。例如，隧道绝缘层135可插置在电荷俘获部分1331与半导体层136之间和隔离绝缘图案134与半导体层136之间。

[0085] 隧道绝缘层135可包括例如氧化硅(SiO)或氮氧化硅(SiON)，但不限于此。可替换地，隧道绝缘层135可由氧化硅层和氮化硅层的双层形成。例如，隧道绝缘层135可包括氧化硅层。

[0086] 在一些示例实施例中，隔离绝缘图案134可包括朝向半导体层136凹进的凹表面134c。隧道绝缘层135可沿着隔离绝缘图案134的凹表面134c共形地延伸。

[0087] 半导体层136可形成在隧道绝缘层135的侧表面上。例如，半导体层136可沿着隧道绝缘层135共形地延伸。虽然半导体层136示为仅具有杯形，但这仅是示例。例如，半导体层136可具有诸如圆柱形、四边形桶形和填充柱形的各种形状。半导体层136可包括例如诸如单晶硅、多晶硅、有机半导体材料和碳纳米结构的半导体材料，但不限于此。例如，半导体层
136可包括多晶硅层。

[0088] 在一些示例实施例中，沟道结构CH还可包括填充绝缘层137。填充绝缘层137可形成为填充杯形半导体层136的内部。填充绝缘层137可包括例如氧化硅的绝缘材料，但不限于此。

[0089] 在一些示例实施例中，沟道结构CH还可包括沟道焊盘139。沟道焊盘139可形成为连接至半导体层136的上部。沟道焊盘139可包括例如掺杂有杂质的多晶硅，但不限于此。

[0090] 在一些示例实施例中，可在单元衬底100的延伸区EXT上形成虚设沟道结构DCH。虚设沟道结构DCH可在第三方向Z上延伸，以穿过模制堆叠件MS1和MS2。

[0091] 虚设沟道结构DCH可形成在与沟道结构CH的水平高度相同水平高度处，或者可形成在与沟道结构CH的水平高度不同水平高度处。例如，当虚设沟道结构DCH形成在与沟道结构CH的水平高度相同水平高度处时，虚设沟道结构DCH可包括阻挡绝缘图案132、电荷存储层133、隔离绝缘图案134、隧道绝缘层135、半导体层136和填充绝缘层137。又例如，当虚设沟道结构DCH形成在与沟道结构CH的水平高度不同的水平高度处时，虚设沟道结构DCH可由绝缘材料或导电材料填充。在一些示例实施例中，虚设沟道结构DCH的尺寸可大于沟道结构CH的尺寸。

[0092] 源极层102可形成在单元衬底100上。源极层102可插置在单元衬底100与模制堆叠件MS1和MS2之间。例如，源极层102可沿着单元衬底100的上表面共形地延伸。在一些示例实施例中，源极层102可形成在单元阵列区CAR上，而可不形成在延伸区EXT上。

[0093] 源极层102可与沟道结构CH中的每一个的半导体层136连接。例如，如图7所示，源极层102可通过穿过阻挡绝缘图案132、电荷存储层133和隧道绝缘层135与半导体层136的侧表面接触。源极层102可设为半导体存储器装置的公共源极线(例如，图2的CSL)。源极层102可包括导电材料，例如，掺杂有杂质的多晶硅或者金属，但不限于此。

[0094] 在一些示例实施例中，源极层102的邻近于半导体层136的部分可朝向阻挡绝缘图案132、电荷存储层133和隧道绝缘层135突出。例如，在邻近于半导体层136的区中，源极层102在第三方向Z上延伸的长度可大于源极层102的另一部分。因此，源极层102可在更宽的区域中与半导体层136接触。

[0095] 在一些示例实施例中，沟道结构CH可穿过源极层102。例如，沟道结构CH的下部可置于源极层102下方的单元衬底100中。在一些其它示例实施例中，与所示示例不同，沟道结构CH可不穿过源极层102。

[0096] 虽然未示出，但是基底绝缘层可插置在单元衬底100与源极层102之间。例如，基底绝缘层可包括氧化硅、氮化硅和氮氧化硅中的至少一种，但不限于此。

[0097] 在一些示例实施例中，单元衬底100可包括导电层(未示出)。导电层可包括例如掺杂有杂质的多晶硅、金属或金属硅化物。导电层可由多层形成。例如，单元衬底100可包括包含诸如硅化钨(WSi)的金属硅化物的第一导电层和堆叠在第一导电层上的包括掺杂多晶硅的第二导电层。源极层102和导电层中的每一个可设为半导体存储器装置的公共源极线(例如，图2的CSL)。

[0098] 源极牺牲层103可形成在单元衬底100的延伸区EXT上。源极牺牲层103可插置在单元衬底100与模制堆叠件MS1和MS2之间。例如，源极牺牲层103可沿着单元衬底100的上表面共形地延伸。在一些示例实施例中，源极牺牲层103可形成在延伸区EXT上，并且可不形成在单元阵列区CAR上。

[0099] 源极牺牲层103可设置在与源极层102的水平高度相同的水平高度处。在本公开中，表述“设置在相同水平高度处”是指“基于单元衬底100的上表面设置在相同高度处”。例如，源极牺牲层103的下表面可与源极层102的下表面设置在相同高度处。

[0100] 在一些示例实施例中，源极层102和/或源极牺牲层103可不形成在绝缘衬底101上。虽然绝缘衬底101的上表面示为设置在支承层104的上表面和共面表面上，但这仅是示例。又例如，绝缘衬底101的上表面可形成为高于支承层104的上表面。

[0101] 源极牺牲层103可为在部分地被源极层102置换之后剩余的层。在这种情况下，源极层102的厚度可与源极牺牲层103的厚度相同。在本公开中，术语“相同”不仅包括完全一致，还包括可能由于工艺裕量等导致出现的细微差别。例如，源极牺牲层103的上表面可与源极层102的上表面设置在相同高度处。

[0102] 源极牺牲层103可包括绝缘材料，例如，氧化硅、氮化硅和氮氧化硅中的至少一种，但不限于此。在一些示例实施例中，源极牺牲层103可包括相对于模制绝缘层110和115具有蚀刻选择性的材料。例如，模制绝缘层110和115中的每一个可包括氧化硅层，并且源极牺牲层103可包括氮化硅层。

[0103] 支承层104可形成在单元衬底100、源极层102和源极牺牲层103上。支承层104可插置在源极层102与模制堆叠件MS1和MS2之间和源极牺牲层103与模制堆叠件MS1和MS2之间。例如，支承层104可沿着单元衬底100的上表面、源极层102的上表面和源极牺牲层103的上表面共形地延伸。

[0104] 支承层104可包括相对于源极牺牲层103具有蚀刻选择性的材料。例如，源极牺牲层103可包括氮化硅层，并且支承层104可包括多晶硅层。

[0105] 支承层104可在用于形成源极层102的置换工艺中用作防止模制堆叠件塌陷或倒塌或减小模制堆叠件塌陷或倒塌的可能性的支承件。例如，源极层102和/或源极牺牲层103可暴露出单元衬底100的上表面的一部分，并且支承层104的一部分可沿着单元衬底100的暴露的上表面延伸，以接触单元衬底100的上表面。

[0106] 字线切割区WC可在第一方向X上延伸，以切割模制堆叠件MS1和MS2。另外，多个字线切割区WC可彼此间隔开并且在第一方向X上平行地延伸。模制堆叠件MS1和MS2可被字线切割区WC划分，以形成多个存储器单元块(例如，图1的BLK1至BLKn)。例如，两个邻近的字线切割区WC可在其间限定一个存储器单元块。多个沟道结构CH可设置在由字线切割区WC限定的存储器单元块中的每一个中。

[0107] 在一些示例实施例中，字线切割区WC可在第一方向X上延伸，以切割源极层102和支承层104。虽然字线切割区WC的下表面示为仅设置在源极层102的下表面和共面表面上，但是这仅是示例。又例如，字线切割区WC的下表面可低于单元衬底100的上表面。

[0108] 在一些示例实施例中，字线切割区WC可包括绝缘材料。例如，字线切割区WC可包括氧化硅、氮化硅和氮氧化硅中的至少一种，但不限于此。

[0109] 在一些示例实施例中，可在第二模制堆叠件MS2中形成串隔离图案SC。串隔离图案SC可在第一方向X上延伸，以切割串选择线(图2的SSL；例如，设置在第二栅电极117的最上面部分的栅电极)。由字线切割区WC限定的存储器单元块中的每一个可通过串隔离图案SC划分，以形成多个串区。例如，串隔离图案SC可在一个存储器单元块中限定两个串区。串隔离图案SC可包括绝缘材料，例如，氧化硅、氮化硅和氮氧化硅中的至少一种，但不限于此。

[0110] 栅极接触件162可连接至栅电极112和117中的每一个。例如，栅电极112和117可按照阶梯形状堆叠在延伸区EXT上。多个栅极接触件162可在第三方向Z上延伸以穿过层间绝缘层142和144，并且可在延伸区EXT上连接至对应的栅电极112和117。

[0111] 衬底接触件164可连接至单元衬底100。例如，衬底接触件164可在第三方向Z上延伸以穿过层间绝缘层142和144，并且可在延伸区EXT上连接至单元衬底100。在一些示例实施例中，模制堆叠件MS1和MS2可暴露出支承层104的上表面的一部分。衬底接触件164可通过穿过支承层104和源极牺牲层103连接至单元衬底100。

[0112] 单元布线结构180可形成在模制堆叠件MS1和MS2上。例如，第一布线间绝缘层146可形成在第二层间绝缘层144上，并且单元布线结构180可形成在第一布线间绝缘层146中。单元布线结构180可电连接至单元衬底100、多个沟道结构CH和/或多个栅电极112和117。示出的单元布线结构180的数量和排列仅是示例，并且不限于此。

[0113] 例如，单元布线结构180可包括形成在模制堆叠件MS1和MS2上的多条第一导线182。第一导线182中的每一条可在第二方向Y上延伸，并且然后连接至沿着第二方向Y排列的多个沟道结构CH。第一导线182可设为半导体存储器装置的位线(例如，图2的BL)。例如，连接至沟道焊盘139的位线接触件185可形成在第二层间绝缘层144中。第一导线182中的每一条可通过位线接触件185电连接至沟道结构CH。

[0114] 另外，例如，单元布线结构180可包括形成在模制堆叠件MS1和MS2上的多条第二导线184。第二导线184可连接至栅极接触件162和/或衬底接触件164。第二导线184可通过栅极接触件162电连接至栅电极112和117，并且可通过衬底接触件164电连接至单元衬底100。

[0115] 外围电路结构PERI可包括外围电路板200、外围电路元件PT和外围电路布线结构260。

[0116] 例如，外围电路板200可包括例如诸如硅衬底、锗衬底或硅锗衬底的半导体衬底。可替换地，外围电路板200可包括绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。

[0117] 外围电路元件PT可形成在外围电路板200上。外围电路元件PT可构成控制半导体存储器装置的操作的外围电路(例如，图1的30)。例如，外围电路元件PT可包括控制逻辑(例如，图1的37)、行解码器(例如，图1的33)和页缓冲器(例如，图1的35)。在以下说明中，外围电路板200的其上布置了外围电路元件PT的表面可被称作外围电路板200的前侧。相反，与外围电路板200的前侧相反的外围电路板200的表面可被称作外围电路板200的后侧。

[0118] 外围电路元件PT可包括例如晶体管，但不限于此。例如，外围电路元件PT可包括诸如电容器、电阻器和电感器的各种无源元件，以及诸如晶体管的各种有源元件。

[0119] 外围电路布线结构260可形成在外围电路元件PT上。例如，第二布线间绝缘层240可形成在外围电路板200的前侧上，并且外围电路布线结构260可形成在第二布线间绝缘层240中。外围电路布线结构260可电连接至外围电路元件PT。所示的外围电路布线结构260的数量和排列仅为示例，并且不限于此。

[0120] 在一些示例实施例中，存储器单元结构CELL可堆叠在外围电路结构PERI上。例如，存储器单元结构CELL可堆叠在第二布线间绝缘层240上。

[0121] 在一些示例实施例中，单元衬底100的后侧可面对外围电路板200的前侧。例如，单元衬底100和/或绝缘衬底101可堆叠在第二布线间绝缘层240的上表面上。

[0122] 在一些示例实施例中，可形成将单元布线结构180与外围电路布线结构260连接的穿通件166。穿通件166可形成在穿通区THR上。穿通件166可在第三方向Z上延伸，以在穿通区THR上穿过模制堆叠件MS1和MS2。单元布线结构180可通过穿通件166电连接至外围电路布线结构260。因此，单元衬底100、多个沟道结构CH和/或多个栅电极112和117可电连接至外围电路元件PT。

[0123] 在包括按照三维排列的存储器单元的半导体存储器装置中，当电荷存储层在竖直方向上排列的存储器单元之间连续延伸时，出现在电荷存储层延伸的方向(即，竖直方向)上电荷丢失的问题。这导致了在竖直方向上彼此邻近的存储器单元之间的耦接从而降低半导体存储器装置的可靠性。

[0124] 然而，根据一些示例实施例的半导体存储器装置可通过利用在竖直方向上排列的存储器单元之间化学切割的电荷存储层133，防止在竖直方向上电荷丢失或减小在竖直方向上电荷丢失的可能性。详细地说，如上所述，电荷存储层133可包括插置在栅电极112和117中的每一个与半导体层136之间的电荷俘获部分1331以及插置在模制绝缘层110和115中的每一个与半导体层136之间的第一电荷阻挡部分1332。另外，由于通过至少部分地氧化电荷俘获部分1331中包括的材料形成第一电荷阻挡部分1332，因此可在第一电荷阻挡部分
1332的导带与电荷俘获部分1331的导带之间形成能量势垒(例如，图6的E1)。因此，可有效地防止在竖直方向上彼此邻近的存储器单元之间的耦接或减小在竖直方向上彼此邻近的存储器单元之间的耦接发生的可能性，从而可提供可靠性提高的半导体存储器装置。

[0125] 图8A至图8E是示出图4的区R2的各种其他放大图。图9是示出图8E的电荷存储层的能量带图。为便于描述，将简单描述或者省略与参照图1至图7描述的那些重复的部分。

[0126] 参照图8A，在根据一些示例实施例的半导体存储器装置中，与栅极电介质层131相比，模制绝缘层110和115朝向半导体层136突出得更多。

[0127] 在这种情况下，阻挡绝缘图案132的一部分可与同其邻近的模制绝缘层110和115接触。例如，阻挡绝缘图案132的邻近于第一电极图案WLa的一部分可与第一绝缘图案110a的上表面和第二绝缘图案110b的下表面接触。当省略栅极电介质层131时，与栅电极112和117相比，模制绝缘层110和115可朝向半导体层136突出得更多。

[0128] 参照图8B，在根据一些示例实施例的半导体存储器装置中，与模制绝缘层110和115相比，栅极电介质层131可朝向半导体层136突出得更多。

[0129] 在这种情况下，栅极电介质层131的一部分可与同其邻近的电荷存储层133接触。例如，包围第一电极图案WLa的栅极电介质层131的一部分可与第一阻挡部分1332a的上部和第二阻挡部分1332b的下部接触。当省略栅极电介质层131时，与模制绝缘层110和115相比，栅电极112和117可朝向半导体层136突出得更多。

[0130] 参照图8C，在根据一些示例实施例的半导体存储器装置中，电荷俘获部分1331的一部分进一步沿着阻挡绝缘图案132的下表面和/或上表面延伸。

[0131] 例如，第一俘获部分1331a和第二俘获部分1331b中的每一个可沿着阻挡绝缘图案132的侧面、阻挡绝缘图案132的下表面的至少一部分和阻挡绝缘图案132的上表面的至少一部分共形地延伸。在一些示例实施例中，隔离绝缘图案134可覆盖或接触电荷俘获部分
1331的一部分。

[0132] 参照图8D，在根据一些示例实施例的半导体存储器装置中，隔离绝缘图案134可暴露出第一电荷阻挡部分1332的一部分。

[0133] 例如，第二阻挡部分1332b上的隔离绝缘图案134可暴露出第二阻挡部分1332b的邻近于第一俘获部分1331a的下部和第二阻挡部分1332b的邻近于第二俘获部分1331b的上部。

[0134] 参照图8E和图9，在根据一些示例实施例的半导体存储器装置中，电荷存储层133还包括第二电荷阻挡部分1333。

[0135] 第二电荷阻挡部分1333可插置在电荷俘获部分1331和第一电荷阻挡部分1332之间。第二电荷阻挡部分1333可沿着阻挡绝缘图案132的一部分延伸。例如，第二电荷阻挡部分1333可包括插置在第一俘获部分1331a和第二阻挡部分1332b之间的第三阻挡部分1333a和插置在第二俘获部分1331b和第二阻挡部分1332b之间的第四阻挡部分1333b。第一俘获部分1331a、第三阻挡部分1333a、第二阻挡部分1332b、第四阻挡部分1333b和第二俘获部分1331b可沿着第三方向Z按次序排列。

[0136] 在一些示例实施例中，电荷俘获部分1331、第一电荷阻挡部分1332和第二电荷阻挡部分1333可彼此连接以形成截面按照蛇形延伸的一系列电荷存储层133。例如，第三阻挡部分1333a可将第二俘获部分1331b与第二阻挡部分1332b连接，并且第四阻挡部分1333b可将第二阻挡部分1332b与第一俘获部分1331a连接。

[0137] 第二电荷阻挡部分1333可通过至少部分地氧化电荷俘获部分1331中包括的材料形成。另外，第二电荷阻挡部分1333的氧化程度可大于第一电荷阻挡部分1332的氧化程度。也就是说，第二电荷阻挡部分1333的氧浓度可大于第一电荷阻挡部分1332的氧浓度。例如，电荷俘获部分1331可包括氮化硅层，第一电荷阻挡部分1332可包括通过部分地氧化氮化硅层形成的氮氧化硅层，并且第二电荷阻挡部分1333可包括通过将氮化硅层完全氧化形成的氧化硅层。

[0138] 因此，第二电荷阻挡部分1333的导带可具有高于电荷俘获部分1331的导带和第一电荷阻挡部分1332的导带的的能级。例如，如图9所示，大于第一能量势垒E1的第二能量势垒E2可形成在第二电荷阻挡部分1333的导带与电荷俘获部分1331的导带之间。第二电荷阻挡部分1333可通过形成第二能量势垒E2有效地防止电荷俘获部分1331中俘获的电荷丢失或减小电荷俘获部分1331中俘获的电荷丢失的可能性。

[0139] 在一些示例实施例中，第二电荷阻挡部分1333的厚度T3可大于电荷俘获部分1331的厚度T1和第一电荷阻挡部分1332的厚度T2。这可能由于第二电荷阻挡部分1333的氧化程度大于第一电荷阻挡部分1332的氧化程度的情况而导致。

[0140] 因此，可更有效地防止在竖直方向上邻近的存储器单元之间的耦接或减小在竖直方向上邻近的存储器单元之间的耦接发生的可能性，从而可提供可靠性进一步提高的半导体存储器装置。

[0141] 图10是示出根据一些示例实施例的半导体存储器装置的截面图。图11是示出图10的区R3的放大图。为便于描述，将简单描述或省略与参照图1至图8E描述的那些重复的部分。

[0142] 参照图10和图11，根据一些示例实施例的半导体存储器装置包括源极图案106。

[0143] 源极图案106可形成在单元衬底100上。源极图案106可连接至沟道结构CH的半导体层136。例如，如图11所示，半导体层136可通过穿过阻挡绝缘图案132、电荷存储层133和隧道绝缘层135与源极图案106的上表面接触。源极图案106和单元衬底100可设为半导体存储器装置的公共源极线(例如，图2的CSL)。源极图案106可包括导电材料，例如掺杂有杂质的多晶硅或金属，但不限于此。在一些示例实施例中，源极图案106可通过选择性外延生长工艺从单元衬底100形成。

[0144] 源极图案106的下部示为仅嵌入于单元衬底100中，但这仅是示例。又例如，源极图案106的下表面可设置在单元衬底100的上表面和共面表面上。

[0145] 在一些示例实施例中，源极图案106可与栅电极112和117的一部分交叉。例如，源极图案106的上表面可形成为高于擦除控制线(图2的ECL；例如，设置在第一栅电极112的最下面部分的栅电极)的上表面。

[0146] 图12是示出根据一些示例实施例的半导体存储器装置的截面图。为了便于描述，将简单描述或者省略与参照图1至图11描述的那些重复的部分。

[0147] 参照图12，在根据一些示例实施例的半导体存储器装置中，单元衬底100的前侧面对外围电路板200的前侧。

[0148] 例如，根据一些示例实施例的半导体存储器装置可为芯片到芯片(C2C)结构。C2C结构意指在第一晶圆(例如，单元衬底100)上制造包括存储器单元结构CELL的上芯片并且在不同于第一晶圆的第二晶圆(例如，外围电路板200)上制造包括外围电路结构PERI的下芯片，然后通过接合方法将上芯片和下芯片彼此连接。

[0149] 例如，接合方法可意指将形成在上芯片的最上面的金属层上的第一接合金属190与形成在下芯片的最上面的金属层上的第二接合金属290电连接的方法。例如，当第一接合金属190和第二接合金属290由铜(Cu)形成时，接合方法可为Cu‑Cu接合方法。然而，这仅是示例，并且第一接合金属190和第二接合金属290可由诸如铝(Al)或钨(W)的各种其它金属形成。

[0150] 随着第一接合金属190和第二接合金属290彼此接合，单元布线结构180可电连接至外围电路布线结构260。因此，单元衬底100、多个沟道结构CH和/或多个栅电极112和117可电连接至外围电路元件PT。

[0151] 在一些示例实施例中，可在单元衬底100的后侧上形成钝化层148。钝化层148可覆盖单元衬底100和/或绝缘衬底101。钝化层148可包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氮氧化硅和它们的组合中的至少一种，但不限于此。

[0152] 在一些示例实施例中，穿通件166可与外部装置电连接。例如，穿通件166可从钝化层148暴露，并且与外部装置连接。

[0153] 下文中，下面将参照图1至图32描述根据示例实施例的用于制造半导体存储器装置的方法。

[0154] 图13至图30是示出描述根据一些示例实施例的用于制造半导体存储器装置的方法的中间步骤的示图。为了便于描述，将简单描述或省略与参照图1和至图12描述的那些重复的部分。

[0155] 参照图13，在单元衬底100和/或绝缘衬底101上形成第一初始模制件pMS1和第一初始沟道pCH1。

[0156] 可在单元衬底100的前侧上形成第一初始模制件pMS1。第一初始模制件pMS1可包括交替地堆叠在单元衬底100上的多个第一模制绝缘层110和多个第一模制牺牲层111。第一模制牺牲层111可包括相对于第一模制绝缘层110具有蚀刻选择性的材料。例如，第一模制绝缘层110可包括氧化硅层，并且第一模制牺牲层111可包括氮化硅层。

[0157] 可按照阶梯形状将延伸区EXT上的第一初始模制件pMS1图案化。因此，第一初始模制件pMS1可按照阶梯形状堆叠。

[0158] 在一些示例实施例中，可在外围电路结构PERI上堆叠单元衬底100和/或绝缘衬底101。例如，可在外围电路板200上形成外围电路元件PT、外围电路布线结构260和第二布线间绝缘层240。可在第二布线间绝缘层240上堆叠单元衬底100和/或绝缘衬底101。

[0159] 在一些示例实施例中，可在形成第一初始模制件pMS1之前在单元衬底100上形成源极牺牲层103和支承层104。源极牺牲层103可包括相对于第一模制绝缘层110具有蚀刻选择性的材料。支承层104可包括相对于源极牺牲层103具有蚀刻选择性的材料。例如，源极牺牲层103可包括氮化硅层，并且支承层104可包括多晶硅层。

[0160] 第一初始沟道pCH1可在单元阵列区CAR上穿过第一初始模制件pMS1。在一些示例实施例中，第一初始沟道pCH1可连接至源极牺牲层103。例如，可在单元衬底100上形成覆盖第一初始模制件pMS1的第一层间绝缘层142。第一初始沟道pCH1可穿过第一层间绝缘层142、第一初始模制件pMS1和支承层104。虽然第一初始沟道pCH1示为仅穿过源极牺牲层
103，但这仅是示例，并且第一初始沟道pCH1可不穿过源极牺牲层103。

[0161] 第一初始沟道pCH1可包括相对于第一模制绝缘层110和第一模制牺牲层111具有蚀刻选择性的材料。例如，第一初始沟道pCH1可包括多晶硅(poly‑Si)。

[0162] 参照图14，在第一初始模制件pMS1和第一初始沟道pCH1上形成第二初始模制件pMS2和第二初始沟道pCH2。

[0163] 第二初始模制件pMS2可包括交替地堆叠在第一初始模制件pMS1上的多个第二模制绝缘层115和多个第二模制牺牲层116。第二初始模制件pMS2的形成可类似于第一初始模制件pMS1的形成，因此将省略其详细描述。

[0164] 第二初始沟道pCH2可在单元阵列区CAR上穿过第二初始模制件pMS2。另外，第二初始沟道pCH2可连接至第一初始沟道pCH1。第二初始沟道pCH2的形成可类似于第一初始沟道pCH1的形成，因此将省略其详细描述。

[0165] 参照图15和图16，在第一初始模制件pMS1和第二初始模制件pMS2中形成沟道孔CHh。例如，图16是示出图15的区R1的放大图。

[0166] 详细地，可去除图14的第一初始沟道pCH1和第二初始沟道pCH2。第一初始沟道pCH1和第二初始沟道pCH2可分别包括相对于模制绝缘层110和115以及模制牺牲层111和116具有蚀刻选择性的材料，并且因此可被选择性地去除。随着第一初始沟道pCH1和第二初始沟道pCH2被去除，可形成在第三方向Z上延伸、穿过第一初始模制件pMS1和第二初始模制件pMS2的沟道孔CHh。

[0167] 参照图17，针对模制绝缘层110和115执行第一凹进工艺。

[0168] 随着第一凹进工艺的执行，可以使模制绝缘层110和115中的每一个的通过沟道孔CHh暴露的侧表面凹进，从而可形成凹部110r。另外，随着凹部110r的形成，模制牺牲层111和116中的每一个的一部分可朝向沟道孔CHh突出。在一些示例实施例中，凹部110r可朝向沟道孔CHh凹进。这可能由第一凹进工艺的特征导致。

[0169] 参照图18，针对模制牺牲层111和116执行第一氧化工艺。

[0170] 第一氧化工艺可包括例如自由基等离子体氧化工艺，但不限于此。随着第一氧化工艺的执行，模制牺牲层111和116中的每一个的通过模制绝缘层110和115暴露的一部分可被氧化从而可形成阻挡绝缘图案132。因此，可形成包括诸如氧化硅(SiO)或氮氧化硅(SiON)的氧化物的阻挡绝缘图案132。例如，阻挡绝缘图案132可包括氧化硅层。

[0171] 在一些示例实施例中，阻挡绝缘图案132可包括朝向沟道孔CHh凸出的凸表面132c。

[0172] 模制牺牲层111和116被氧化的深度示为仅与形成凹部110r的深度相同，但这仅为示例。模制牺牲层111和116被氧化的深度可比凹部110r更深，或者可比凹部110r更浅。

[0173] 参照图19，在沟道孔CHh中形成初始电荷存储层133p。

[0174] 可在模制绝缘层110和115中的每一个的侧表面上和阻挡绝缘图案132上形成初始电荷存储层133p。例如，初始电荷存储层133p可沿着模制绝缘层110和115中的每一个和阻挡绝缘图案132共形地延伸。随着阻挡绝缘图案132比模制绝缘层110和115中的每一个的侧表面突出得更多，初始电荷存储层133p可按照具有不均匀截面的蛇形延伸。初始电荷存储层133p可包括例如氮化硅层。

[0175] 参照图20，在沟道孔CHh中形成第一隔离绝缘层134p1。

[0176] 可在初始电荷存储层133p上形成第一隔离绝缘层134p1。第一隔离绝缘层134p1可包括例如诸如氧化硅(SiO)或氮氧化硅(SiON)的氧化物。例如，第一隔离绝缘层134p1可包括氧化硅层。

[0177] 参照图20和图21，针对第一隔离绝缘层134p1执行第二凹进工艺。

[0178] 随着第二凹进工艺的执行，可以使第一隔离绝缘层134p1凹进，从而可形成暴露初始电荷存储层133p的一部分的初始隔离绝缘图案134p2。详细地，初始隔离绝缘图案134p2可在阻挡绝缘图案132的侧表面上暴露出初始电荷存储层133p，并且可在模制绝缘层110和115中的每一个的侧表面上覆盖初始电荷存储层133p。

[0179] 参照图22，在通过初始隔离绝缘图案134p2暴露的初始电荷存储层133p上形成掩模图案300。

[0180] 例如，可执行针对初始电荷存储层133p的选择性沉积工艺。随着选择性沉积工艺的执行，可在通过初始隔离绝缘图案134p2暴露的初始电荷存储层133p上选择性地形成掩模图案300，并且可不在初始隔离绝缘图案134p2的侧表面上形成掩模图案300。掩模图案300可包括例如多晶硅层，但不限于此。

[0181] 参照图22和图23，针对初始电荷存储层133p执行第二氧化工艺。

[0182] 第二氧化工艺可包括例如自由基等离子体氧化工艺，但不限于此。在第二氧化工艺中，初始电荷存储层133p的区的氧化程度可根据形成掩模图案300的位置而改变。详细地，在第二氧化工艺中，初始电荷存储层133p的未被掩模图案300覆盖的区的氧化程度可大于初始电荷存储层133p的被掩模图案300覆盖的区的氧化程度。因此，可形成包括电荷俘获部分1331和第一电荷阻挡部分1332的电荷存储层133。

[0183] 例如，自由基等离子体氧化工艺中产生的氧自由基(O自由基)可扩散至含氧的初始隔离绝缘图案134p2中，以至少部分地氧化初始电荷存储层133p的邻近于初始隔离绝缘图案134p2的区。因此，可形成沿着模制绝缘层110和115中的每一个的侧表面延伸的第一电荷阻挡部分1332。例如，第一电荷阻挡部分1332可包括通过部分地氧化初始电荷存储层133p的氮化硅层形成的氮氧化硅层。

[0184] 可替换地，掩模图案300可保护初始电荷存储层133p的被掩模图案300覆盖的区免受氧自由基影响。也就是说，初始电荷存储层133p的被掩模图案300覆盖的区可不被氧化或者可被相对弱地氧化。因此，可形成沿着阻挡绝缘图案132的侧表面延伸的电荷俘获部分1331。例如，电荷俘获部分1331可包括初始电荷存储层133p的氮化硅层。

[0185] 在一些示例实施例中，掩模图案300可被至少部分地氧化以形成氧化掩模图案310。例如，包括多晶硅层的掩模图案300可被完全氧化以形成包括氧化硅层的氧化掩模图案310。

[0186] 在一些示例实施例中，可根据第二氧化工艺的氧气分压控制第一电荷阻挡部分1332和掩模图案300的氧化程度。例如，第二氧化工艺可包括使用H2和O2作为源气体的自由基等离子体氧化工艺。在这种情况下，随着源气体中的O2分压减小(或者随着H2分压增大)，多晶硅层相对于氮化硅层的氧化程度可增大。因此，可控制包括多晶硅层的掩模图案300相对于包括氮化硅层的第一电荷阻挡部分1332的氧化程度。

[0187] 参照图24，在沟道孔CHh中形成第二隔离绝缘层134p3。

[0188] 可在掩模图案300和初始隔离绝缘图案134p2上形成第二隔离绝缘层134p3。第二隔离绝缘层134p3可包括例如氧化硅(SiO)或氮氧化硅(SiON)，但不限于此。例如，隔离绝缘图案134可包括氧化硅层。

[0189] 参照图24和图25，针对掩模图案300、初始隔离绝缘图案134p2和/或第二隔离绝缘层134p3执行第三凹进工艺。

[0190] 随着第三凹进工艺的执行，可形成暴露电荷俘获部分1331的隔离绝缘图案134。在一些示例实施例中，隔离绝缘图案134可覆盖第一电荷阻挡部分1332。

[0191] 参照图25、图26和图27，在沟道孔CHh中形成隧道绝缘层135、半导体层136和填充绝缘层137。例如，图27是示出图26的区R1的放大图。

[0192] 可在电荷存储层133和隔离绝缘图案134上按次序堆叠隧道绝缘层135、半导体层136和填充绝缘层137。结果，可形成包括阻挡绝缘图案132、电荷存储层133、隔离绝缘图案
134、隧道绝缘层135、半导体层136和填充绝缘层137的沟道结构CH。

[0193] 参照图28，在第一初始模制件pMS1和第二初始模制件pMS2中形成字线切割区WC。

[0194] 字线切割区WC可在第一方向X上延伸以切割第一初始模制件pMS1和第二初始模制件pMS2。

[0195] 参照图29和图30，形成多个栅电极112和117以及源极层102。作为参考，图30是示出图29的区R1的放大图。

[0196] 例如，可选择性地去除通过字线切割区WC暴露的模制牺牲层111和116。接着，可形成替代去除了模制牺牲层111和116的区的栅电极112和117。结果，可形成包括多个第一栅电极112的第一模制堆叠件MS1和包括多个第二栅电极117的第二模制堆叠件MS2。

[0197] 在一些示例实施例中，在形成栅电极112和117之前，可在去除了模制牺牲层111和116的区中形成栅极电介质层131。结果，可形成沿着栅电极112和117中的每一个的外表面延伸的栅极电介质层131。

[0198] 另外，例如，可选择性地去除通过字线切割区WC暴露的源极牺牲层103。在一些示例实施例中，可在去除源极牺牲层103的工艺中暴露半导体层136的一部分的侧表面。接着，可形成替代去除了源极牺牲层103的区的源极层102。因此，可形成连接至沟道结构CH中的每一个的半导体层136的源极层102。

[0199] 在一些示例实施例中，在形成栅电极112和117以及源极层102之后，可使用绝缘材料填充字线切割区WC。

[0200] 然后，参照图4，栅极接触件162、衬底接触件164和单元布线结构180形成在模制堆叠件MS1和MS2上。结果，可制造上面参照图3至图7描述的半导体存储器装置。

[0201] 图31和图32是示出用于描述根据一些示例实施例的制造半导体存储器装置的方法的中间步骤的示图。例如，图31是示出描述图22之后的步骤的中间步骤的示图。为了便于描述，将简单描述或者省略与参照图1至图30描述的那些重复的部分。

[0202] 参照图31，针对初始隔离绝缘图案134p2执行第四凹进工艺。

[0203] 随着第四凹进工艺的执行，初始隔离绝缘图案134p2可暴露出初始电荷存储层133p的未被掩模图案300覆盖的区的一部分。也就是说，初始电荷存储层133p的一部分可从掩模图案300和初始隔离绝缘图案134p暴露。

[0204] 参照图32，针对初始电荷存储层133p执行第二氧化工艺。

[0205] 在第二氧化工艺中，初始电荷存储层133p的区的氧化程度可根据掩模图案300和初始隔离绝缘图案134p2的形成位置而改变。详细地，在第二氧化工艺中，初始电荷存储层133p的从掩模图案300和初始隔离绝缘图案134p2暴露的区的氧化程度可大于初始电荷存储层133p的被掩模图案300或初始隔离绝缘图案134p2覆盖的区的氧化程度。因此，可形成包括电荷俘获部分1331、第一电荷阻挡部分1332和第二电荷阻挡部分1333的电荷存储层
133。

[0206] 例如，初始电荷存储层133p的从掩模图案300和初始隔离绝缘图案134p2暴露的区可被相对强地氧化或完全氧化。结果，可形成插置在电荷俘获部分1331与第一电荷阻挡部分1332之间的第二电荷阻挡部分1333。例如，第二电荷阻挡部分1333可包括通过完全氧化初始电荷存储层133p的氮化硅层形成的氧化硅层。

[0207] 接着，可执行上面参照图24至图30和图4描述的步骤。结果，可制造上面参照图8E和图9描述的半导体存储器装置。

[0208] 下文中，将参照图1至图35描述包括根据示例实施例的半导体存储器装置的电子系统。

[0209] 图33是示出根据一些示例实施例的电子系统的示例框图。图34是示出根据一些示例实施例的电子系统的示例立体图。图35是沿着图34的线I‑I截取的示意性截面图。

[0210] 参照图33，根据一些示例实施例的电子系统1000可包括半导体存储器装置1100和电连接至半导体存储器装置1100的控制器1200。电子系统1000可为包括一个或多个半导体存储器装置1100的储存装置或者包括储存装置的电子装置。例如，电子系统1000可为包括一个或多个半导体存储器装置1100的固态驱动(SSD)装置、通用串行总线(USB)、计算系统、医疗装置或通信装置。

[0211] 半导体存储器装置1100可为非易失性存储器装置(例如，NAND闪速存储器装置)，并且可为例如参照图1至图11描述的半导体存储器装置。半导体存储器装置1100可包括第一结构1100F和第一结构1100F上的第二结构1100S。

[0212] 第一结构1100F可为包括解码器电路1110(例如，图1的行解码器33)、页缓冲器1120(例如，图1的页缓冲器35)和逻辑电路1130(例如，图1的控制逻辑37)的外围电路结构。

[0213] 第二结构1100S可包括上面参照图2描述的公共源极线CSL、多条位线BL和多个单元串CSTR。单元串CSTR可通过字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接至解码器电路1110。另外，单元串CSTR可通过位线BL连接至页缓冲器1120。

[0214] 在一些示例实施例中，公共源极线CSL和单元串CSTR可通过从第一结构1100F延伸至第二结构1100S的第一连接线1115电连接至解码器电路1110。第一连接线1115可对应于参照图1至图11描述的穿通件166的一部分。也就是说，穿通件166可将栅电极112和117中的每一个与解码器电路1110(例如，图1的行解码器33)电连接。

[0215] 在一些示例实施例中，位线BL可通过从第一结构1100F延伸至第二结构1100S的第二连接线1125电连接至页缓冲器1120。第二连接线1125对应于参照图1至图11描述的穿通件166的另一部分。也就是说，穿通件166可将位线BL与页缓冲器1120(例如，图1的页缓冲器35)电连接。

[0216] 半导体存储器装置1100可通过电连接至逻辑电路1130(例如，图1的控制逻辑37)的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可通过从第一结构1100F延伸至第二结构1100S的输入/输出连接线1135电连接至逻辑电路1130。

[0217] 控制器1200可包括处理器1210、NAND控制器1220和主机接口(I/F)1230。在一些示例实施例中，电子系统1000可包括多个半导体存储器装置1100，并且在这种情况下，控制器1200可控制多个半导体存储器装置1100。

[0218] 处理器1210可控制包括控制器1200的电子系统1000的整体操作。处理器1210可根据预定固件来操作，并且可通过控制NAND控制器1220访问半导体存储器装置1100。NAND控制器1220可包括处理与半导体存储器装置1100的通信的NAND接口(I/F)1221。用于控制半导体存储器装置1100的控制命令、待写入半导体存储器装置1100的存储器单元晶体管MCT中的数据、要从半导体存储器装置1100的存储器单元晶体管MCT中读取的数据等可通过NAND接口1221发送。主机接口1230可提供电子系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可响应于控制命令控制半导体存储器装置1100。

[0219] 参照图34和图35，根据一些示例实施例的电子系统2000可包括主板2001、在主板2001上封装的主控制器2002、一个或多个半导体封装件2003和DRAM 2004。半导体封装件
2003和DRAM 2004可通过主板2001中形成的布线图案2005连接至主控制器2002。

[0220] 主板2001可包括包含耦接至外部主机的多个引脚的连接器2006。连接器2006中的多个引脚的数量和排列可根据电子系统2000与外部主机之间的通信接口而变化。在一些示例实施例中，电子系统2000可根据诸如通用串行总线(USB)、高速外围组件互连快速(PCI Express)、串行高级技术附件(SATA)和用于通用闪存(UFS)的M‑Phy的接口中的任一个执行与外部主机的通信。在一些示例实施例中，电子系统2000可通过从外部主机通过连接器2006供应的电力操作。电子系统2000还可包括将从外部主机供应的电力分布至主控制器
2002和半导体封装件2003的电力管理集成电路(PMIC)。

[0221] 主控制器2002可将数据写入半导体封装件2003中或者从半导体封装件2003读数据，并且可提高电子系统2000的操作速度。

[0222] DRAM 2004可为用于缓解半导体封装件2003与外部主机之间的速度差的缓冲器存储器，作为数据存储空间。另外，电子系统2000中包括的DRAM 2004可作为一种高速缓冲存储器操作，并且可在针对半导体封装件2003的控制操作中提供用于临时存储数据的空间。当电子系统2000中包括DRAM 2004时，除用于控制半导体封装件2003的NAND控制器之外，主控制器2002还可包括用于控制DRAM 2004的DRAM控制器。

[0223] 半导体封装件2003可包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可为包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可包括封装件衬底2100、封装件衬底2100上的半导体芯片2200、设置在对应的半导体芯片2200的下表面上的粘合层2300、用于将半导体芯片2200与封装件衬底2100电连接的连接结构2400和覆盖封装件衬底2100上的半导体芯片2200和连接结构2400的模制层2500。

[0224] 封装件衬底2100可为包括封装件上焊盘2130的印刷电路板。各个半导体芯片2200可包括输入/输出焊盘2210。输入/输出焊盘2210可对应于图33的输入/输出焊盘1101。

[0225] 在一些示例实施例中，连接结构2400可为用于将输入/输出焊盘2210与封装件上焊盘2130电连接的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可按照接合线方式彼此电连接，并且可电连接至封装件衬底2100的封装件上焊盘2130。在一些示例实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可通过包括硅穿通件(TSV)的连接结构而不是接合线方式的连接结构2400彼此电连接。

[0226] 在一些示例实施例中，主控制器2002和半导体芯片2200可被包括在一个封装件中。在一些实施例中，主控制器2002和半导体芯片2200可在不同于主板2001的分离的插入件衬底上封装，并且主控制器2002可通过形成在插入件衬底中的布线与半导体芯片2200连接。

[0227] 在一些示例实施例中，封装件衬底2100可为印刷电路板。封装件衬底2100可包括封装件衬底主体部分2120、设置在封装件衬底主体部分2120的上表面上的封装件上焊盘2130、设置在封装件衬底主体部分2120的下表面上或者通过该下表面暴露的下焊盘2125以及在封装件衬底主体部分2120内部将上焊盘2130与下焊盘2125电连接的内部布线2135。上焊盘2130可电连接至连接结构2400。下焊盘2125可通过导电连接器2800连接至电子系统
2000的主板2001的布线图案2005，如图34所示。

[0228] 在根据一些示例实施例的电子系统中，半导体芯片2200中的每一个可包括参照图1至图11描述的半导体存储器装置。例如，半导体芯片2200中的每一个可包括外围电路结构PERI和堆叠在外围电路结构PERI上的存储器单元结构CELL。示出性地，外围电路结构PERI可包括参照图3至图7描述的外围电路板200等。另外，存储器单元结构CELL可包括参照图3至图7描述的单元衬底100、模制堆叠件MS1和MS2、沟道结构CH、字线切割区WLC和穿通件
166。另外，沟道结构CH可包括阻挡绝缘图案132、电荷存储层133、隔离绝缘图案134、隧道绝缘层135、半导体层136和填充绝缘层137。

[0229] 作为具体描述的总结，本领域技术人员将理解，在基本上不偏离本发明构思的原理的情况下，可以对示例实施例进行许多变化和修改。因此，所公开的本发明的示例实施例仅在一般和描述性意义上使用，而不是出于限制的目的。