技术领域
[0001] 本公开的各种实施方式总体上涉及电子装置，并且更具体地，涉及包括半导体存储器装置的电子装置。
相关背景技术
[0002] 非易失性存储器装置是即使在电源中断时也保持所存储的数据的存储器装置。最近，随着其中存储器单元以单层形成在基板上的二维(2D)非易失性存储器装置正在达到其物理缩放极限(例如，集成度)，已经提出了包括垂直地层叠在基板上的存储器单元的三维(3D)非易失性存储器装置。
[0003] 3D非易失性存储器装置可以包括交替地层叠在彼此的顶部上的层间绝缘层和栅极，以及穿过层间绝缘层和栅极的沟道层，其中存储器单元沿着沟道层层叠。为了提高这种3D非易失性存储器装置的操作可靠性，已经开发了各种结构和制造方法。
具体实施方式
[0018] 本说明书或本申请中介绍的本公开的实施方式中的具体结构或功能描述作为示例被提供，以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式来实践，并且不应当被解释为限于本说明书或本申请中描述的实施方式。
[0019] 本公开的各种实施方式涉及一种半导体存储器装置，其能够使依据存储器单元的位置的字线负载的差异的发生最小化。
[0020] 现在将参考附图详细描述本公开的各种实施方式，使得本领域技术人员可以实践本公开的技术精神。
[0021] 图1是例示根据本公开的实施方式的半导体存储器装置的图。
[0022] 参照图1，半导体存储器装置1100可以包括可以存储数据的存储器单元阵列100，以及能够对存储器单元阵列100执行编程操作、读取操作或擦除操作的外围电路110。
[0023] 存储器单元阵列100可以包括多个存储块，每个存储块包括非易失性存储器单元。局部线LL可以联接到存储块中的每一个，并且位线BL可以共同联接到存储块。
[0024] 外围电路110可以包括控制逻辑111、电压发生器112、行解码器113、页缓冲器组114、列解码器115以及输入/输出电路116。控制逻辑111可以实现为硬件、软件或硬件和软件的组合。例如，控制逻辑111可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
[0025] 控制逻辑111可以响应于命令CMD和地址ADD而控制电压发生器112、行解码器113、页缓冲器组114、列解码器115以及输入/输出电路116。例如，控制逻辑111可以响应于命令CMD而输出操作信号OPS和页缓冲器控制信号PBSIG，并且可以响应于地址ADD而输出行地址RADD和列地址CADD。
[0026] 电压发生器112可以响应于操作信号OPS而产生并输出编程操作、读取操作或擦除操作所需的操作电压Vop。例如，电压发生器112可以产生并输出诸如编程电压、读取电压、擦除电压和通过电压之类的操作电压Vop。
[0027] 行解码器113可以响应于行地址RADD而通过局部线LL将操作电压Vop传送到选定存储块。例如，行解码器113可以将全局线和被施加操作电压Vop的局部线LL彼此联接，并且然后将操作电压Vop传送到选定存储块。
[0028] 页缓冲器组114可以包括与位线BL联接的多个页缓冲器。页缓冲器组114可以在编程操作或读取操作期间响应于页缓冲器控制信号PBSIG而临时存储数据。
[0029] 列解码器115可以响应于列地址CADD而在页缓冲器组114与输入/输出电路116之间传送数据。
[0030] 输入/输出电路116可以从外部装置接收命令CMD和地址ADD，并且可以将命令CMD和地址ADD发送到控制逻辑111。输入/输出电路116可以在编程操作期间将从外部装置接收的数据DATA发送到列解码器115，并且可以在读取操作期间将从列解码器115接收的数据DATA输出到外部装置。
[0031] 图2是例示存储器单元阵列与外围电路之间的布置的图。
[0032] 参照图2，上文参照图1描述的存储器单元阵列100和外围电路110可以布置成各种结构。例如，当基板水平地布置到X‑Y方向时，存储器单元阵列100可以设置在外围电路110上，使得在垂直于基板的方向(例如，Z方向)上布置存储器单元阵列100以及外围电路110中的每个外围电路。也就是说，外围电路110可以设置在基板与存储器单元阵列100之间。
[0033] 图3是例示包括形成为3D结构的存储块的存储器单元阵列的图。
[0034] 参照图3，当存储器单元阵列100包括形成为3D结构的存储块BLK1至BLKn时，存储块BLK1至BLKn可以在Y方向上布置。Y方向可以是图1的位线BL延伸的方向。
[0035] 尽管图3例示了存储器单元阵列100包括一个平面的配置，但是存储器单元阵列100可以包括多个平面。多个平面可以在X方向上布置，并且每个平面中所包括的存储块可以在平面内在Y方向上布置。
[0036] 图4是例示存储块的配置以及存储块与外围电路之间的连接关系的图。
[0037] 图3中所描述的存储块BLK1至BLKn可以以相同的方式配置，并且在图4中以示例的方式例示了存储块当中的任意一个存储块BLKn。
[0038] 参照图4，形成为3D结构的存储块BLKn可以包括包含存储器单元的单元区域CR以及将外围电路110电连接到单元区域CR的减薄区域(SR_1和SR_2)。例如，第一减薄区域SR_1可以布置在与单元区域CR的第一端相邻的区域中，并且第二减薄区域SR_2可以布置在与单元区域CR的第二端相邻的区域中。
[0039] 单元区域CR可以包括其中层叠有存储器单元、虚设单元和选择晶体管的多个存储器串，并且第一减薄区域SR_1和第二减薄区域SR_2可以包括存储器单元的栅极线的端部、虚设单元的栅极线的端部和选择晶体管的栅极线的端部。例如，在第一减薄区域SR_1和第二减薄区域SR_2中，栅极线可以以阶梯结构层叠，并且可以形成为位于下部的栅极线比位于上部的栅极线延伸得更长的阶梯结构。通过阶梯结构暴露的栅极线可以通过接触插塞联接到外围电路110。
[0040] 当外围电路110(例如，在Z方向上)设置在存储块BLKn下方时，用于将第一减薄区域SR_1电连接到外围电路110的第一局部线LL_A可以在Z方向上延伸，并且可以设置成在Y方向上彼此间隔开。此外，用于将第二减薄区域SR_2电连接到外围电路110的第二局部线LL_B可以在Z方向上延伸，并且可以设置成在Y方向上彼此间隔开。
[0041] 第一局部线LL_A可以分别与设置在单元区域CR中的存储器单元的栅极线的第一端联接，并且第二局部线LL_B可以分别与存储器单元的栅极线的第二端联接。
[0042] 在实施方式中，第一局部线LL_A可以分别与布置在单元区域CR中的存储器单元的栅极线当中的、第一组中所包括的栅极线的第一端联接，并且第二局部线LL_B可以分别与设置在单元区域CR中的存储器单元的栅极线当中的、第二组中所包括的栅极线的第二端联接。第一组可以是所有存储器单元的栅极线当中的奇数编号的栅极线，并且第二组可以是所有存储器单元的栅极线当中的偶数编号的栅极线。第一组可以指示所有存储器单元的栅极线当中的、设置在上部的栅极线，并且第二组可以指示设置在第一组中的栅极线下方的栅极线。
[0043] 图5是例示根据本公开的实施方式的存储块以及第一通过晶体管组和第二通过晶体管组的电路图。
[0044] 上文参照图3描述的多个存储块BLK1至BLKn可以具有相同的配置，并且将在图5中以示例的方式例示存储块当中的任意一个存储块BLKn。
[0045] 存储块BLKn可以包括多个存储器串ST。多个存储器串ST中的每一个可以联接在多条位线BL1至BLm中的任一条与源极线SL之间。存储器串ST中的每一个可以包括漏极选择晶体管DST、多个存储器单元MC0至MCn、虚设单元DC和源极选择晶体管SST。漏极选择晶体管DST的栅极可以联接到漏极选择线DSL，多个存储器单元MC0至MCn的栅极可以联接到多条局部线LL<0>至LL，虚设单元DC的栅极可以联接到块选择线BLKWL，并且源极选择晶体管SST的栅极可以联接到源极选择线SSL。
[0046] 第一通过晶体管组PT_G1和第二通过晶体管组PT_G2可以分别布置在存储块BLKn的两端。第一通过晶体管组PT_G1和第二通过晶体管组PT_G2可以是图1的行解码器113中所包括的电路组件。
[0047] 第一通过晶体管组PT_G1可以包括多个第一通过晶体管PT_A。多个第一通过晶体管PT_A的相应栅极可以联接到块选择线BLKWL。多个第一通过晶体管PT_A可以响应于通过块选择线BLKWL施加的信号，将全局漏极选择线GDSL联接到漏极选择线DSL或将全局漏极选择线GDSL与漏极选择线DSL断开联接，将多条全局字线GWL<0>至GWL联接到局部线LL<0>至LL或将多条全局字线GWL<0>至GWL与局部线LL<0>至LL断开联接，并且将全局源极选择线GSSL联接到源极选择线SSL或将全局源极选择线GSSL与源极选择线SSL断开联接。
[0048] 第二通过晶体管组PT_G2可以包括多个第二通过晶体管PT_B。多个第二通过晶体管PT_B的相应栅极可以联接到块选择线BLKWL。多个第二通过晶体管PT_B可以响应于通过块选择线BLKWL施加的信号，将全局漏极选择线GDSL联接到漏极选择线DSL或将全局漏极选择线GDSL与漏极选择线DSL断开联接，将多条全局字线GWL<0>至GWL联接到局部线LL<0>至LL或将多条全局字线GWL<0>至GWL与局部线LL<0>至LL断开联接，并且将全局源极选择线GSSL联接到源极选择线SSL或将全局源极选择线GSSL与源极选择线SSL断开联接。
[0049] 上述第一通过晶体管组PT_G1和第二通过晶体管组PT_G2可以布置在存储块BLKn的两端，并且可以将在存储块BLKn中布置成在一个方向上延伸的多条局部线LL<0>至LL的两端联接到多条全局字线GWL<0>至GWL。
[0050] 块选择线BLKWL可以联接到第一通过晶体管组PT_G1和第二通过晶体管组PT_G2，并且可以布置成在与存储块BLKn交叠的同时在一个方向上延伸。此外，块选择线BLKWL可以联接到存储块BLKn中所包括的虚设单元DC的栅极。
[0051] 图6是根据本公开的实施方式的用于说明存储块和通过晶体管的半导体存储器装置的截面图。
[0052] 参照图6，根据本公开的实施方式的半导体存储器装置可以包括基板SUB。例如，基板SUB可以是块状硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或使用选择性外延生长方法形成的外延薄膜基板。
[0053] 第一绝缘层IP0可以设置在基板SUB上。第一绝缘层IP0可以包括绝缘材料。例如，第一绝缘层IP0可以包括氧化物或氮化物。
[0054] 第一通过晶体管PT_A和第二通过晶体管PT_B可以设置在基板SUB上。例如，第一通过晶体管PT_A可以设置在基板SUB的第一通过晶体管区域PTR_1中，并且第二通过晶体管PT_B可以设置在基板SUB的第二通过晶体管区域PTR_2中。
[0055] 第一通过晶体管PT_A和第二通过晶体管PT_B可以是图5的第一通过晶体管PT_A和第二通过晶体管PT_B。第一通过晶体管PT_A和第二通过晶体管PT_B可以设置在基板SUB和第一绝缘层IP0之间。第一通过晶体管PT_A和第二通过晶体管PT_B可以用第一绝缘层IP0覆盖。第一通过晶体管PT_A和第二通过晶体管PT_B中的每一者可以包括第一杂质区域J1、第二杂质区域J2、栅极绝缘层GI和栅极GA。第一杂质区域J1和第二杂质区域J2可以通过用杂质掺杂基板SUB而形成。第一杂质区域J1可以电连接到图5的全局字线GWL<0>至GWL中的任一者，并且第二杂质区域J2可以电连接到图5的局部线LL<0>至LL中的任一者。栅极绝缘层GI和栅极GA可以布置成依次层叠在第一杂质区域J1和第二杂质区域J2之间的基板SUB上。第一杂质区域J1和第二杂质区域J2可以是基板SUB的部分。
[0056] 第一线ML1可以设置在第一通过晶体管PT_A上，并且可以是与图5的块选择线BLKWL相对应的线。第一通过晶体管PT_A的栅极GA和第一线ML1可以通过第一接触件CT1彼此联接，并且第一线ML1可以通过第二接触件CT2与设置在第一线ML1上方的第二线ML2联接。第一接触件CT1、第一线ML1、第二接触件CT2以及第二线ML2可以用第一绝缘层IP0覆盖。
[0057] 第一线ML1和第二线ML2可以设置在第二通过晶体管PT_B上，第二通过晶体管PT_B的栅极GA和第一线ML1可以通过第一接触件CT1彼此联接，并且第一线ML1可以通过第二接触件CT2与设置在第一线ML1上方的第二线ML2联接。第一接触件CT1、第一线ML1、第二接触件CT2以及第二线ML2可以用第一绝缘层IP0覆盖。
[0058] 第一接触件CT1、第一线ML1、第二接触件CT2和第二线ML2中的每一者可以包括导电材料。在示例中，第一接触件CT1、第一线ML1、第二接触件CT2和第二线ML2中的每一者可以包括铜、钨或铝。
[0059] 尽管在图中未示出，但是可以在第一绝缘层IP0中进一步设置晶体管、电阻器和电容器。晶体管、电阻器和电容器可以用作包括行解码器、列解码器、页缓冲器电路和输入/输出电路的外围电路的元件。
[0060] 源极结构SLS可以设置在第一绝缘层IP0上。源极结构SLS可以用作图5的源极线SL。源极结构SLS可以包括导电材料。在示例中，源极结构SLS可以包括掺杂的多晶硅。源极结构SLS可以是单层结构或多层结构。
[0061] 可以在源极结构SLS上设置第一层叠体STS1和第二层叠体STS2。在实施方式中，层叠体可以包括第一层叠体STS1和第二层叠体STS2两者。
[0062] 第一层叠体STS1可以设置在单元区域CR以及第一减薄区域SR_1和第二减薄区域SR_2中。第一层叠体STS1可以包括交替地层叠的第一绝缘图案IP1和导电线CL。
[0063] 第一绝缘图案IP1可以包括绝缘材料。例如，第一绝缘图案IP1可以包括氧化物。导电线CL可以包括导电材料。例如，导电线CL可以包括掺杂硅层、金属硅化物层、钨、镍和钴中的至少一种。导电线CL可以用作与存储器单元联接的字线、与漏极选择晶体管和源极选择晶体管联接的漏极选择线和源极选择线、以及块选择线。例如，设置在最下部分中的至少一条导电线CL可以是源极选择线，设置在最上部分中的至少一条导电线CL可以是漏极选择线，设置在源极选择线和漏极选择线之间的多条导电线CL可以是字线，并且设置在源极选择线和字线之间的一条导电线CL可以是图5的块选择线BLKWL。在本公开的实施方式中，尽管块选择线被描述为与源极选择线相邻的导电线，但是本公开不限于此，并且多条导电线CL当中的至少一条导电线可以用作块选择线。
[0064] 第一层叠体STS1可以具有阶梯结构。例如，在第一减薄区域SR_1和第二减薄区域SR_2中，第一层叠体STS1的第一绝缘图案IP1和导电线CL形成为阶梯形状，并且因此可以形成阶梯结构。由于形成阶梯结构，因此可以暴露第一层叠体STS1中的相应导电线CL的上表面的部分。在实施方式中，如图6所示，在第一减薄区域SR_1和第二减薄区域SR_2中，第一层叠体STS1的第一绝缘图案IP1和导电线CL形成为阶梯形状，并且因此可以形成阶梯结构。
[0065] 可以设置穿透第一层叠体STS1的单元插塞CP。例如，单元插塞CP可以穿透单元区域CR中的第一层叠体STS1的第一绝缘图案IP1和导电线CL。单元插塞CP可以在单元区域CR的第一层叠体STS1中在垂直于基板SUB的方向上延伸，并且可以在第一层叠体STS1下方延伸到源极结构SLS中。
[0066] 单元插塞CP中的每一个可以包括穿透第一层叠体STS1的沟道层CH和包围沟道层CH的存储器层ML。沟道层CH可以包括半导体材料。例如，沟道层CH可以包括多晶硅。
[0067] 存储器层ML可以包括多个绝缘层。存储器层ML可以包括包围沟道层CH的隧道层、包围隧道层的储存层、以及包围储存层的阻挡层。隧道层可以包括能够实现电荷隧穿的绝缘材料。例如，隧道层可以包括氧化物。在实施方式中，储存层可以包括能够捕获电荷的材料。例如，储存层可以包括氮化物、硅、相变材料和纳米点中的至少一种。在实施方式中，阻挡层可以包括能够阻挡电荷移动的绝缘材料。例如，阻挡层可以包括氧化物。在实施方式中，隧道层的厚度可以小于阻挡层的厚度。
[0068] 除了图中所示的配置之外，单元插塞CP中的每一个还可以包括沟道层CH中的填充层。填充层可以包括绝缘材料。例如，填充层可以包括氧化物。
[0069] 存储器层ML可以形成为暴露沟道层CH的部分下部，并且沟道层CH的暴露的部分下部可以在与源极结构SLS接触的同时与源极结构SLS电连接。
[0070] 在单元插塞CP中的每一个中，被用作字线的导电线CL包围的部分被限定为存储器单元(例如，图5的MC0至MCn)，并且被用作块选择线的导电线CL包围的部分可以被限定为虚设单元(例如，图5的DC)。
[0071] 可以设置联接到单元插塞CP的位线BL。位线BL可以联接到单元插塞CP的沟道层CH。每条位线BL可以包括导电材料。例如，每条位线BL可以包括铜、铝或钨。
[0072] 可以设置与第一层叠体STS1的导电线CL联接的源极选择线接触件SSL_C、块选择线接触件BLKWL_C、第一字线接触件WLC_A、漏极选择线接触件DSL_C和第二字线接触件WLC_B。
[0073] 源极选择线接触件SSL_C、块选择线接触件BLKWL_C、第一字线接触件WLC_A、漏极选择线接触件DSL_C和第二字线接触件WLC_B可以与限定阶梯结构的导电线CL的上表面的部分联接。
[0074] 在第一减薄区域SR_1中，可以设置源极选择线接触件SSL_C、块选择线接触件BLKWL_C、第一字线接触件WLC_A和漏极选择线接触件DSL_C，并且在第二减薄区域SR_2中，可以设置块选择线接触件BLKWL_C和第二字线接触件WLC_B。在实施方式中，第一减薄区域SR_1中的块选择线接触件BLKWL_C可以被称为第一块选择线接触件，并且第二减薄区域SR_2中的块选择线接触件BLKWL_C可以被称为第二块选择线接触件。
[0075] 用作字线的导电线CL的两端可以分别联接到第一字线接触件WLC_A和第二字线接触件WLC_B。此外，用作块选择线的导电线CL的两端可以联接到块选择线接触件BLKWL_C。
[0076] 第二层叠体STS2可以设置在第一层叠体STS1的两侧。第二层叠体STS2可以布置成与第一通过晶体管区域PTR_1和第二通过晶体管区域PTR_2部分地交叠。第二层叠体STS2中的每一个可以包括交替地层叠的第二绝缘图案IP2和牺牲图案SP1。
[0077] 第二绝缘图案IP2可以包括绝缘材料。例如，第二绝缘图案IP2可以包括氧化物。牺牲图案SP1可以包括绝缘材料。例如，牺牲图案SP1可以包括氮化物。
[0078] 可以设置覆盖第一层叠体STS1和第二层叠体STS2的第二绝缘层IP3。第二绝缘层IP3可以包括绝缘材料。例如，第二绝缘层IP3可以包括氧化物。
[0079] 可以在第二层叠体STS2中设置在垂直于基板SUB的方向上延伸的多个第一通孔VIA_A和多个第二通孔VIA_B。多个第一通孔VIA_A可以垂直地穿过形成在第一通过晶体管区域PTR_1中的第二层叠体STS2和源极结构SLS，并且然后延伸到第一绝缘层IP0中。多个第一通孔VIA_A可以联接到第一绝缘层IP0中的第二线ML2。多个第一通孔VIA_A可以分别对应于形成在与第一通过晶体管区域PTR_1交叠的第一减薄区域SR_1中的源极选择线接触件SSL_C、块选择线接触件BLKWL_C、第一字线接触件WLC_A和漏极选择线接触件DSL_C，并且可以与其联接。此外，块选择线接触件BLKWL_C可以通过与块选择线接触件BLKWL_C相对应的第一通孔VIA_A、第二线ML2和第二接触件CT2电连接到与图5的块选择线BLKWL相对应的第一线ML1。此外，与第一字线接触件WLC_A相对应的第一通孔VIA_A可以通过第二线ML2联接到第一通过晶体管PT_A的第二杂质区域J2。
[0080] 多个第二通孔VIA_B可以垂直地穿过形成在第二通过晶体管区域PTR_2中的第二层叠体STS2和源极结构SLS，并且然后延伸到第一绝缘层IP0中。多个第二通孔VIA_B可以联接到第一绝缘层IP0中的第二线ML2。此外，块选择线接触件BLKWL_C可以通过与块选择线接触件BLKWL_C相对应的第二通孔VIA_B、第二线ML2和第二接触件CT2电连接到与图5的块选择线BLKWL相对应的第一线ML1。此外，与第二字线接触件WLC_B相对应的第二通孔VIA_B可以通过第二线ML2联接到第二通过晶体管PT_B的第二杂质区域J2。
[0081] 间隔层SP可以形成在多个第一通孔VIA_A和多个第二通孔VIA_B的侧壁上，并且可以将多个第一通孔VIA_A和多个第二通孔VIA_B与源极结构SLS电隔离且物理隔离。
[0082] 第一分离结构S1和第二分离结构S2可以设置在第一层叠体STS1下方的源极结构SLS和第二层叠体STS2下方的源极结构SLS之间。
[0083] 图7是例示根据本公开的实施方式的存储块以及第一通过晶体管组和第二通过晶体管组的电路图。
[0084] 图3中所描述的存储块BLK1至BLKn可以以相同的方式配置，并且在图7中以示例的方式例示了存储块当中的任意一个存储块BLKn。
[0085] 存储块BLKn可以包括多个存储器串ST。多个存储器串ST中的每一个可以联接在多条位线BL1至BLm中的任意一者与源极线SL之间。存储器串ST中的每一个可以包括漏极选择晶体管DST、多个存储器单元MC0至MCn、虚设单元DC和源极选择晶体管SST。漏极选择晶体管DST的栅极可以联接到漏极选择线DSL，多个存储器单元MC0至MCn的栅极可以联接到多条局部线LL<0>至LL，虚设单元DC的栅极可以联接到块选择线BLKWL，并且源极选择晶体管SST的栅极可以联接到源极选择线SSL。
[0086] 第一通过晶体管组PT_G1和第二通过晶体管组PT_G2可以分别布置在存储块BLKn的两端。第一通过晶体管组PT_G1和第二通过晶体管组PT_G2可以是图1的行解码器113中所包括的电路组件。
[0087] 第一通过晶体管组PT_G1可以包括多个第一通过晶体管PT_A。多个第一通过晶体管PT_A的相应栅极可以联接到块选择线BLKWL。多个第一通过晶体管PT_A可以响应于通过块选择线BLKWL施加的信号，将全局漏极选择线GDSL联接到漏极选择线DSL或将全局漏极选择线GDSL与漏极选择线DSL断开联接，将多条全局字线GWL<0>至GWL当中的、第一组的全局字线GWL_A联接到多条局部线LL<0>至LL当中的、第一组的局部线LL_A或将多条全局字线GWL<0>至GWL当中的、第一组的全局字线GWL_A与多条局部线LL<0>至LL当中的、第一组的局部线LL_A断开联接，并且将全局源极选择线GSSL联接到源极选择线SSL或将全局源极选择线GSSL与源极选择线SSL断开联接。第一组的全局字线GWL_A可以是奇数编号的全局字线，并且第一组的局部线LL_A可以是奇数编号的局部线。
[0088] 第二通过晶体管组PT_G2可以包括多个第二通过晶体管PT_B。多个第二通过晶体管PT_B的相应栅极可以联接到块选择线BLKWL。多个第二通过晶体管PT_B可以响应于通过块选择线BLKWL施加的信号而将多条全局字线GWL<0>至GWL当中的、第二组的全局字线GWL_B联接到多条局部线LL<0>至LL当中的、第二组的局部线LL_B或将多条全局字线GWL<0>至GWL当中的、第二组的全局字线GWL_B与多条局部线LL<0>至LL当中的、第二组的局部线LL_B断开联接。第二组的全局字线GWL_B可以是偶数编号的全局字线，并且第二组的局部线LL_B可以是偶数编号的局部线。
[0089] 块选择线BLKWL可以联接到第一通过晶体管组PT_G1和第二通过晶体管组PT_G2，并且可以布置成在与存储块BLKn交叠的同时在一个方向上延伸。此外，块选择线BLKWL可以联接到存储块BLKn中所包括的虚设单元DC的栅极。
[0090] 图8是根据本公开的实施方式的用于说明存储块和通过晶体管的半导体存储器装置的截面图。
[0091] 参照图8，根据本公开的实施方式的半导体存储器装置可以包括基板SUB。例如，基板SUB可以是块状硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或使用选择性外延生长方法形成的外延薄膜基板。
[0092] 第一绝缘层IP0可以设置在基板SUB上。第一绝缘层IP0可以包括绝缘材料。例如，第一绝缘层IP0可以包括氧化物或氮化物。
[0093] 第一通过晶体管PT_A和第二通过晶体管PT_B可以设置在基板SUB上。例如，第一通过晶体管PT_A可以设置在基板SUB的第一通过晶体管区域PTR_1中，并且第二通过晶体管PT_B可以设置在基板SUB的第二通过晶体管区域PTR_2中。
[0094] 第一通过晶体管PT_A和第二通过晶体管PT_B可以是图5的第一通过晶体管PT_A和第二通过晶体管PT_B。第一通过晶体管PT_A和第二通过晶体管PT_B可以设置在基板SUB和第一绝缘层IP0之间。第一通过晶体管PT_A和第二通过晶体管PT_B可以用第一绝缘层IP0覆盖。第一通过晶体管PT_A和第二通过晶体管PT_B中的每一者可以包括第一杂质区域J1、第二杂质区域J2、栅极绝缘层GI和栅极GA。第一杂质区域J1和第二杂质区域J2可以通过用杂质掺杂基板SUB而形成。第一杂质区域J1可以电连接到图5的全局字线GWL<0>至GWL中的任意一者，并且第二杂质区域J2可以电连接到图5的局部线LL<0>至LL中的任意一者。栅极绝缘层GI和栅极GA可以布置成依次层叠在第一杂质区域J1和第二杂质区域J2之间的基板SUB上。第一杂质区域J1和第二杂质区域J2可以是基板SUB的部分。
[0095] 第一线ML1可以设置在第一通过晶体管PT_A上，并且可以是与图5的块选择线BLKWL相对应的线。第一通过晶体管PT_A的栅极GA和第一线ML1可以通过第一接触件CT1彼此联接，并且第一线ML1可以通过第二接触件CT2与设置在第一线ML1上方的第二线ML2联接。第一接触件CT1、第一线ML1、第二接触件CT2以及第二线ML2可以用第一绝缘层IP0覆盖。
[0096] 第一线ML1和第二线ML2可以设置在第二通过晶体管PT_B上，第二通过晶体管PT_B的栅极GA和第一线ML1可以通过第一接触件CT1彼此联接，并且第一线ML1可以通过第二接触件CT2与设置在第一线ML1上方的第二线ML2联接。第一接触件CT1、第一线ML1、第二接触件CT2以及第二线ML2可以用第一绝缘层IP0覆盖。
[0097] 第一接触件CT1、第一线ML1、第二接触件CT2和第二线ML2中的每一者可以包括导电材料。在示例中，第一接触件CT1、第一线ML1、第二接触件CT2和第二线ML2中的每一者可以包括铜、钨或铝。
[0098] 尽管在图中未示出，但是可以在第一绝缘层IP0中进一步设置晶体管、电阻器和电容器。在实施方式中，晶体管、电阻器和电容器可以用作包括行解码器、列解码器、页缓冲器电路和输入/输出电路的外围电路的元件。
[0099] 源极结构SLS可以设置在第一绝缘层IP0上。源极结构SLS可以用作图5的源极线SL。源极结构SLS可以包括导电材料。在示例中，源极结构SLS可以包括掺杂的多晶硅。源极结构SLS可以是单层结构或多层结构。
[0100] 可以在源极结构SLS上设置第一层叠体STS1和第二层叠体STS2。
[0101] 第一层叠体STS1可以设置在单元区域CR以及第一减薄区域SR_1和第二减薄区域SR_2中。第一层叠体STS1可以包括交替地层叠的第一绝缘图案IP1和导电线CL。
[0102] 第一绝缘图案IP1可以包括绝缘材料。例如，第一绝缘图案IP1可以包括氧化物。导电线CL可以包括导电材料。例如，导电线CL可以包括掺杂硅层、金属硅化物层、钨、镍和钴中的至少一种。导电线CL可以用作与存储器单元联接的字线、与漏极选择晶体管和源极选择晶体管联接的漏极选择线和源极选择线、以及块选择线。例如，设置在最下部分中的至少一条导电线CL可以是源极选择线，设置在最上部分中的至少一条导电线CL可以是漏极选择线，设置在源极选择线和漏极选择线之间的多条导电线CL可以是字线，并且设置在源极选择线和字线之间的一条导电线CL可以是图5的块选择线BLKWL。在本公开的实施方式中，尽管块选择线被描述为与源极选择线相邻的导电线，但是本公开不限于此，并且多条导电线CL当中的至少一条导电线可以用作块选择线。
[0103] 第一层叠体STS1可以具有阶梯结构。例如，在第一减薄区域SR_1和第二减薄区域SR_2中，第一层叠体STS1的第一绝缘图案IP1和导电线CL形成为阶梯形状，并且因此可以形成阶梯结构。由于形成阶梯结构，因此可以暴露第一层叠体STS1中的相应导电线CL的上表面的部分。
[0104] 可以设置穿透第一层叠体STS1的单元插塞CP。例如，单元插塞CP可以穿透单元区域CR中的第一层叠体STS1的第一绝缘图案IP1和导电线CL。单元插塞CP可以在单元区域CR的第一层叠体STS1中在垂直于基板SUB的方向上延伸，并且可以在第一层叠体STS1下方延伸到源极结构SLS中。
[0105] 单元插塞CP中的每一个可以包括穿透第一层叠体STS1的沟道层CH和包围沟道层CH的存储器层ML。沟道层CH可以包括半导体材料。例如，沟道层CH可以包括多晶硅。
[0106] 存储器层ML可以包括多个绝缘层。存储器层ML可以包括包围沟道层CH的隧道层、包围隧道层的储存层、以及包围储存层的阻挡层。隧道层可以包括能够实现电荷隧穿的绝缘材料。例如，隧道层可以包括氧化物。在实施方式中，储存层可以包括能够捕获电荷的材料。例如，储存层可以包括氮化物、硅、相变材料和纳米点中的至少一种。在实施方式中，阻挡层可以包括能够阻挡电荷移动的绝缘材料。例如，阻挡层可以包括氧化物。在实施方式中，隧道层的厚度可以小于阻挡层的厚度。
[0107] 除了图中所示的配置之外，单元插塞CP中的每一个还可以包括沟道层CH中的填充层。填充层可以包括绝缘材料。例如，填充层可以包括氧化物。
[0108] 存储器层ML可以形成为暴露沟道层CH的部分下部，并且沟道层CH的暴露的部分下部可以在与源极结构SLS接触的同时与源极结构SLS电连接。
[0109] 在单元插塞CP中的每一个中，被用作字线的导电线CL包围的部分被限定为存储器单元(例如，图5的MC0至MCn)，并且被用作块选择线的导电线CL包围的部分可以被限定为虚设单元(例如，图5的DC)。
[0110] 可以设置联接到单元插塞CP的位线BL。位线BL可以联接到单元插塞CP的沟道层CH。每条位线BL可以包括导电材料。例如，每条位线BL可以包括铜、铝或钨。
[0111] 可以设置与第一层叠体STS1的导电线CL联接的源极选择线接触件SSL_C、块选择线接触件BLKWL_C、第一字线接触件WLC_A、漏极选择线接触件DSL_C和第二字线接触件WLC_B。
[0112] 源极选择线接触件SSL_C、块选择线接触件BLKWL_C、第一字线接触件WLC_A、漏极选择线接触件DSL_C和第二字线接触件WLC_B可以与限定阶梯结构的导电线CL的上表面的部分联接。
[0113] 在第一减薄区域SR_1中，可以设置源极选择线接触件SSL_C、块选择线接触件BLKWL_C、第一字线接触件WLC_A和漏极选择线接触件DSL_C，并且在第二减薄区域SR_2中，可以设置块选择线接触件BLKWL_C和第二字线接触件WLC_B。
[0114] 形成在第一减薄区域SR_1中的第一字线接触件WLC_A可以分别联接到用作字线的多条导电线CL当中的、奇数编号的导电线CL。形成在第二减薄区域SR_2中的第二字线接触件WLC_B可以分别联接到用作字线的多条导电线CL当中的、偶数编号的导电线CL。
[0115] 换句话说，与用作字线的导电线CL联接的第一字线接触件WLC_A和第二字线接触件WLC_B可以分布并设置在第一减薄区域SR_1和第二减薄区域SR_2中。
[0116] 此外，用作块选择线的导电线CL的两端可以联接到块选择线接触件BLKWL_C。
[0117] 第二层叠体STS2可以设置在第一层叠体STS1的两侧。第二层叠体STS2可以布置成与第一通过晶体管区域PTR_1和第二通过晶体管区域PTR_2部分地交叠。第二层叠体STS2中的每一个可以包括交替地层叠的第二绝缘图案IP2和牺牲图案SP1。
[0118] 第二绝缘图案IP2可以包括绝缘材料。例如，第二绝缘图案IP2可以包括氧化物。牺牲图案SP1可以包括绝缘材料。例如，牺牲图案SP1可以包括氮化物。
[0119] 可以设置覆盖第一层叠体STS1和第二层叠体STS2的第二绝缘层IP3。第二绝缘层IP3可以包括绝缘材料。例如，第二绝缘层IP3可以包括氧化物。
[0120] 可以在第二层叠体STS2中设置在垂直于基板SUB的方向上延伸的多个第一通孔VIA_A和多个第二通孔VIA_B。多个第一通孔VIA_A可以垂直地穿过形成在第一通过晶体管区域PTR_1中的第二层叠体STS2和源极结构SLS，并且然后延伸到第一绝缘层IP0中。多个第一通孔VIA_A可以联接到第一绝缘层IP0中的第二线ML2。多个第一通孔VIA_A可以分别对应于形成在与第一通过晶体管区域PTR_1交叠的第一减薄区域SR_1中的源极选择线接触件SSL_C、块选择线接触件BLKWL_C、第一字线接触件WLC_A和漏极选择线接触件DSL_C，并且可以与其联接。此外，与第一字线接触件WLC_A相对应的第一通孔VIA_A可以通过第二线ML2联接到第一通过晶体管PT_A的第二杂质区域J2。
[0121] 多个第二通孔VIA_B可以垂直地穿过形成在第二通过晶体管区域PTR_2中的第二层叠体STS2和源极结构SLS，并且然后延伸到第一绝缘层IP0中。多个第二通孔VIA_B可以联接到第一绝缘层IP0中的第二线ML2。此外，块选择线接触件BLKWL_C可以通过与块选择线接触件BLKWL_C相对应的第二通孔VIA_B、第二线ML2和第二接触件CT2电连接到与图5的块选择线BLKWL相对应的第一线ML1。此外，与第二字线接触件WLC_B相对应的第二通孔VIA_B可以通过第二线ML2联接到第二通过晶体管PT_B的第二杂质区域J2。
[0122] 第一分离结构S1和第二分离结构S2可以设置在第一层叠体STS1下方的源极结构SLS和第二层叠体STS2下方的源极结构SLS之间。
[0123] 图9是例示根据本公开的实施方式的存储块以及第一通过晶体管组和第二通过晶体管组的电路图。
[0124] 图3中所描述的存储块BLK1至BLKn可以以相同的方式配置，并且在图9中以示例的方式例示了存储块当中的任意一个存储块BLKn。
[0125] 存储块BLKn可以包括多个存储器串ST。多个存储器串ST中的每一个可以联接在多条位线BL1至BLm中的任意一者与源极线SL之间。存储器串ST中的每一个可以包括漏极选择晶体管DST、多个存储器单元MC0至MCn、虚设单元DC和源极选择晶体管SST。漏极选择晶体管DST的栅极可以联接到漏极选择线DSL，多个存储器单元MC0至MCn的栅极可以联接到多条局部线LL<0>至LL，虚设单元DC的栅极可以联接到块选择线BLKWL，并且源极选择晶体管SST的栅极可以联接到源极选择线SSL。
[0126] 第一通过晶体管组PT_G1和第二通过晶体管组PT_G2可以分别布置在存储块BLKn的两端。第一通过晶体管组PT_G1和第二通过晶体管组PT_G2可以是图1的行解码器113中所包括的电路组件。
[0127] 第一通过晶体管组PT_G1可以包括多个第一通过晶体管PT_A。多个第一通过晶体管PT_A的相应栅极可以联接到块选择线BLKWL。多个第一通过晶体管PT_A可以响应于通过块选择线BLKWL施加的信号，将全局漏极选择线GDSL联接到漏极选择线DSL或将全局漏极选择线GDSL与漏极选择线DSL断开联接，将多条全局字线GWL<0>至GWL当中的、第一组的全局字线GWL_A联接到多条局部线LL<0>至LL当中的、第一组的局部线LL_A或将多条全局字线GWL<0>至GWL当中的、第一组的全局字线GWL_A与多条局部线LL<0>至LL当中的、第一组的局部线LL_A断开联接，并且将全局源极选择线GSSL联接到源极选择线SSL或将全局源极选择线GSSL与源极选择线SSL断开联接。第一组的局部线LL_A可以是与漏极选择线DSL相邻的局部线LL至LL，并且第一组的全局字线GWL_A可以是分别与局部线LL至LL相对应的全局字线GWL至GWL。
[0128] 第二通过晶体管组PT_G2可以包括多个第二通过晶体管PT_B。多个第二通过晶体管PT_B的相应栅极可以联接到块选择线BLKWL。多个第二通过晶体管PT_B可以响应于通过块选择线BLKWL施加的信号，将多条全局字线GWL<0>至GWL当中的、第二组的全局字线GWL_B联接到多条局部线LL<0>至LL当中的、第二组的局部线LL_B或将多条全局字线GWL<0>至GWL当中的、第二组的全局字线GWL_B与多条局部线LL<0>至LL当中的、第二组的局部线LL_B断开联接。第二组的局部线LL_B可以是与源极选择线SSL相邻的局部线LL<0>至LL，并且第二组的全局字线GWL_B可以是分别与局部线LL<0>至LL相对应的全局字线GWL<0>至GWL。
[0129] 块选择线BLKWL可以联接到第一通过晶体管组PT_G1和第二通过晶体管组PT_G2，并且可以布置成在与存储块BLKn交叠的同时在一个方向上延伸。此外，块选择线BLKWL可以联接到存储块BLKn中所包括的虚设单元DC的栅极。
[0130] 图10是根据本公开的实施方式的用于说明存储块和通过晶体管的半导体存储器装置的截面图。
[0131] 尽管在前述图6和图8中，已经描述了第一减薄区域SR_1和第二减薄区域SR_2设置在单元区域CR的两侧的示例，但是设置在单元区域CR中的导电线CL可以延伸到设置在单元区域CR的两端的第一字线接触区域WLCR_1和第二字线接触区域WLCR_2，而不形成阶梯结构。
[0132] 参照图10，根据本公开的实施方式的半导体存储器装置可以包括基板SUB。例如，基板SUB可以是块状硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或使用选择性外延生长方法形成的外延薄膜基板。
[0133] 第一绝缘层IP0可以设置在基板SUB上。第一绝缘层IP0可以包括绝缘材料。例如，第一绝缘层IP0可以包括氧化物或氮化物。
[0134] 第一通过晶体管PT_A和第二通过晶体管PT_B可以设置在基板SUB上。例如，第一通过晶体管PT_A可以设置在基板SUB的第一通过晶体管区域PTR_1中，并且第二通过晶体管PT_B可以设置在基板SUB的第二通过晶体管区域PTR_2中。第一通过晶体管区域PTR_1可以与第一字线接触区域WLCR_1交叠，并且第二通过晶体管区域PTR_2可以与第二字线接触区域WLCR_2交叠。
[0135] 第一通过晶体管PT_A和第二通过晶体管PT_B可以是图5的第一通过晶体管PT_A和第二通过晶体管PT_B。第一通过晶体管PT_A和第二通过晶体管PT_B可以设置在基板SUB和第一绝缘层IP0之间。第一通过晶体管PT_A和第二通过晶体管PT_B可以用第一绝缘层IP0覆盖。第一通过晶体管PT_A和第二通过晶体管PT_B中的每一者可以包括第一杂质区域J1、第二杂质区域J2、栅极绝缘层GI和栅极GA。第一杂质区域J1和第二杂质区域J2可以通过用杂质掺杂基板SUB而形成。第一杂质区域J1可以电连接到图5的全局字线GWL<0>至GWL中的任意一者，并且第二杂质区域J2可以电连接到图5的局部线LL<0>至LL中的任意一者。栅极绝缘层GI和栅极GA可以布置成依次层叠在第一杂质区域J1和第二杂质区域J2之间的基板SUB上。第一杂质区域J1和第二杂质区域J2可以是基板SUB的部分。
[0136] 第一线ML1可以设置在第一通过晶体管PT_A上，并且可以是与图5的块选择线BLKWL相对应的线。第一通过晶体管PT_A的栅极GA和第一线ML1可以通过第一接触件CT1彼此联接，并且第一线ML1可以通过第二接触件CT2与设置在第一线ML1上方的第二线ML2联接。第一接触件CT1、第一线ML1、第二接触件CT2以及第二线ML2可以用第一绝缘层IP0覆盖。
[0137] 第一线ML1和第二线ML2可以设置在第二通过晶体管PT_B上，第二通过晶体管PT_B的栅极GA和第一线ML1可以通过第一接触件CT1彼此联接，并且第一线ML1可以通过第二接触件CT2与设置在第一线ML1上方的第二线ML2联接。第一接触件CT1、第一线ML1、第二接触件CT2以及第二线ML2可以用第一绝缘层IP0覆盖。
[0138] 第一接触件CT1、第一线ML1、第二接触件CT2和第二线ML2中的每一者可以包括导电材料。在一个示例中，第一接触件CT1、第一线ML1、第二接触件CT2和第二线ML2中的每一者可以包括铜、钨或铝。
[0139] 尽管在图中未示出，但是可以在第一绝缘层IP0中进一步设置晶体管、电阻器和电容器。晶体管、电阻器和电容器可以用作包括行解码器、列解码器、页缓冲器电路和输入/输出电路的外围电路的元件。
[0140] 源极结构SLS可以设置在第一绝缘层IP0上。源极结构SLS可以用作图5的源极线SL。源极结构SLS可以包括导电材料。在示例中，源极结构SLS可以包括掺杂的多晶硅。源极结构SLS可以是单层结构或多层结构。
[0141] 可以在源极结构SLS上设置第一层叠体STS1。
[0142] 第一层叠体STS1可以设置在单元区域CR以及第一字线接触区域WLCR_1和第二字线接触区域WLCR_2中。第一层叠体STS1可以包括交替地层叠的第一绝缘图案IP1和导电线CL。
[0143] 第一绝缘图案IP1可以包括绝缘材料。例如，第一绝缘图案IP1可以包括氧化物。导电线CL可以包括导电材料。例如，导电线CL可以包括掺杂硅层、金属硅化物层、钨、镍和钴中的至少一种。导电线CL可以用作与存储器单元联接的字线、与漏极选择晶体管和源极选择晶体管联接的漏极选择线和源极选择线、以及块选择线。例如，设置在最下部分中的至少一条导电线CL可以是源极选择线，设置在最上部分中的至少一条导电线CL可以是漏极选择线，设置在源极选择线和漏极选择线之间的多条导电线CL可以是字线，并且设置在源极选择线和字线之间的一条导电线CL可以是图5的块选择线BLKWL。在本公开的实施方式中，尽管块选择线被描述为与源极选择线相邻的导电线，但是本公开不限于此，并且多条导电线CL当中的至少一条导电线可以用作块选择线。
[0144] 第一层叠体STS1中所包括的第一绝缘图案IP1和导电线CL可以设置成从单元区域CR延伸到第一字线接触区域WLCR_1和第二字线接触区域WLCR_2。
[0145] 可以设置穿透第一层叠体STS1的单元插塞CP。例如，单元插塞CP可以穿透单元区域CR中的第一层叠体STS1的第一绝缘图案IP1和导电线CL。单元插塞CP可以在单元区域CR的第一层叠体STS1中在垂直于基板SUB的方向上延伸，并且可以在第一层叠体STS1下方延伸到源极结构SLS中。
[0146] 单元插塞CP中的每一个可以包括穿透第一层叠体STS1的沟道层CH和包围沟道层CH的存储器层ML。沟道层CH可以包括半导体材料。例如，沟道层CH可以包括多晶硅。
[0147] 存储器层ML可以包括多个绝缘层。存储器层ML可以包括包围沟道层CH的隧道层、包围隧道层的储存层、以及包围储存层的阻挡层。隧道层可以包括能够实现电荷隧穿的绝缘材料。例如，隧道层可以包括氧化物。在实施方式中，储存层可以包括能够捕获电荷的材料。例如，储存层可以包括氮化物、硅、相变材料和纳米点中的至少一种。在实施方式中，阻挡层可以包括能够阻挡电荷移动的绝缘材料。例如，阻挡层可以包括氧化物。在实施方式中，隧道层的厚度可以小于阻挡层的厚度。
[0148] 除了图中所示的配置之外，单元插塞CP中的每一个还可以包括沟道层CH中的填充层。填充层可以包括绝缘材料。例如，填充层可以包括氧化物。
[0149] 存储器层ML可以形成为暴露沟道层CH的部分下部，并且沟道层CH的暴露的部分下部可以在与源极结构SLS接触的同时与源极结构SLS电连接。
[0150] 在单元插塞CP中的每一个中，被用作字线的导电线CL包围的部分被限定为存储器单元(例如，图5的MC0至MCn)，并且被用作块选择线的导电线CL包围的部分可以被限定为虚设单元(例如，图5的DC)。
[0151] 可以设置穿透第一层叠体STS1的源极选择线接触件SSL_C、块选择线接触件BLKWL_C、第一字线接触件WLC_A、漏极选择线接触件DSL_C和第二字线接触件WLC_B。
[0152] 例如，在第一字线接触区域WLCR_1中，源极选择线接触件SSL_C、块选择线接触件BLKWL_C和第一字线接触件WLC_A可以设置成在垂直于基板SUB的方向上延伸到第一层叠体STS1中。此外，在第二字线接触区域WLCR_2中，块选择线接触件BLKWL_C和第二字线接触件WLC_B可以设置成在垂直于基板SUB的方向上延伸到第一层叠体STS1中。源极选择线接触件SSL_C、块选择线接触件BLKWL_C、第一字线接触件WLC_A、漏极选择线接触件DSL_C和第二字线接触件WLC_B中的每一者可以电连接到与其对应的导电线CL。
[0153] 源极选择线接触件SSL_C、块选择线接触件BLKWL_C、第一字线接触件WLC_A、漏极选择线接触件DSL_C和第二字线接触件WLC_B可以在穿透设置在第一层叠体STS1下方的源极结构SLS之后延伸到第一绝缘层IP0中。
[0154] 源极选择线接触件SSL_C、块选择线接触件BLKWL_C、第一字线接触件WLC_A、漏极选择线接触件DSL_C和第二字线接触件WLC_B可以联接到第一绝缘层IP0中的第二线ML2。块选择线接触件BLKWL_C可以通过与块选择线接触件BLKWL_C相对应的第二线ML2和第二接触件CT2电连接到与图5的块选择线BLKWL相对应的第一线ML1。第一字线接触件WLC_A可以通过第二线ML2联接到第一通过晶体管PT_A的第二杂质区域J2。第二字线接触件WLC_B可以通过第二线ML2联接到第二通过晶体管PT_B的第二杂质区域J2。
[0155] 间隔层SP可以形成在源极选择线接触件SSL_C、块选择线接触件BLKWL_C、第一字线接触件WLC_A、漏极选择线接触件DSL_C和第二字线接触件WLC_B的侧壁上。间隔层SP可以将源极选择线接触件SSL_C、块选择线接触件BLKWL_C、第一字线接触件WLC_A、漏极选择线接触件DSL_C和第二字线接触件WLC_B与源极结构SLS电隔离且物理隔离。此外，源极选择线接触件SSL_C、块选择线接触件BLKWL_C、第一字线接触件WLC_A、漏极选择线接触件DSL_C和第二字线接触件WLC_B中的每一者可以通过对应的间隔层SP与不与其对应的导电线CL电隔离且物理隔离。
[0156] 图11是例示包括根据本公开的实施方式的半导体存储器装置的存储器系统的实施方式的图。
[0157] 参照图11，存储器系统1000可以包括存储数据的多个半导体存储器装置1100，以及执行半导体存储器装置1100与主机2000之间的通信的控制器1200。
[0158] 半导体存储器装置1100中的每一个可以是上述实施方式中描述的半导体存储器装置。
[0159] 半导体存储器装置1100可以通过多个系统通道sCH联接到控制器1200。例如，多个半导体存储器装置1100可以联接到一个系统通道sCH，并且多个系统通道sCH可以联接到控制器1200。
[0160] 控制器1200可以执行主机2000与半导体存储器装置1100之间的通信。在实施方式中，控制器1200可以响应于来自主机2000的请求而控制半导体存储器装置1100，或者可以执行用于与是否从主机2000接收到请求无关地提高存储器系统1000的性能的后台操作。
[0161] 主机2000可以产生用于各种操作的请求，并且可以将所产生的请求输出到存储器系统1000。例如，请求可以包括用于控制编程操作的编程请求、用于控制读取操作的读取请求、用于控制擦除操作的擦除请求等。主机2000可以通过诸如外围组件互连高速(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行附接SCSI(SAS)、快速非易失性存储器(NVMe)、通用串行总线(USB)、多媒体卡(MMC)、增强型小装置接口(ESDI)或集成驱动电子设备(IDE)之类的各种接口与存储器系统1000进行通信。
[0162] 根据本公开的实施方式，通过在单元区域的两端放置通过晶体管，可以通过用于字线的导电线的两端来施加操作电压，由此使依据存储器单元的位置的字线负载的差异的发生最小化。
[0163] 相关申请的交叉引用
[0164] 本申请要求于2023年4月18日向韩国知识产权局提交的韩国专利申请No.10‑2023‑0050553的优先权，该韩国专利申请的全部公开内容通过引用并入本文。
