[0002] 本公开涉及集成电路，并且更具体地，涉及包括背面布线的集成电路及其设计方法。

[0003] 由于对半导体工艺中的高集成度和改进的需求，包括在集成电路中的布线的宽度、间隔和/或高度可能减小，并且布线的寄生元件的影响可能增加。另外，为了降低的功耗、高操作速度等，集成电路的电源电压会降低，从而布线的寄生元件对集成电路的影响可能更加显著。因此，越来越需要对线路和过孔进行高效布线的集成电路的设计方法。

[0025] 在下文中，将参照附图详细描述实施例。相同的参考标号被用于附图中相同的组件，并且它们的冗余描述被省略。

[0026] 在本说明书中，X轴方向可被称为第一水平方向或第一方向，Y轴方向可被称为第二水平方向或第二方向，并且Z轴方向可被称为垂直方向。由X轴和Y轴组成的平面可被称为水平面，相对于其他组件位于沿着+Z轴方向上的组件可被称为在另外的组件上方，并且相对于其他组件位于沿着‑Z轴方向上的组件可被称为在其他组件的下方。

[0027] 图1是示出根据实施例的集成电路(IC)10的立体图。

[0028] 参照图1，IC 10可包括包含第一单元阵列11a和第二单元阵列11b的多个单元阵列。多个单元阵列中的每个可包括多个位单元或存储器单元。例如，第一单元阵列11a可包括第一位单元，并且第二单元阵列11b可包括第二位单元。例如，第一单元阵列11a和第二单元阵列11b可沿着第一方向X布置，但是实施例不限于此。

[0029] IC 10还可包括多个字线再缓冲器(REBUF)和行解码器13，多个字线再缓冲器包括第一字线再缓冲器12a和第二字线再缓冲器12b。行解码器13可提供用于驱动第一单元阵列11a和第二单元阵列11b的字线信号。例如，行解码器13可接收行地址(例如，图5中的ADDR_R)并且根据接收到的行地址生成字线信号。在本说明书中，行解码器13可被理解为包括行驱动器。

[0030] 第一单元阵列11a和第二单元阵列11b、第一字线再缓冲器12a和第二字线再缓冲器12b以及行解码器13可被布置在基底上。以这种方式，其上布置有第一单元阵列11a和第二单元阵列11b、第一字线再缓冲器12a和第二字线再缓冲器12b以及行解码器13的基底可被定义为“器件层”。例如，器件层可与图4中的器件层DL对应。例如，第一字线再缓冲器12a可位于行解码器13与第一单元阵列11a之间，并且第二字线再缓冲器12b可位于第一单元阵列11a与第二单元阵列11b之间。

[0031] 如果字线的长度随着位单元的数量增加而增加，则字线的电阻增加。字线的电阻的增加可增加电阻压降(IR drop)，这可使与字线信号对应的输出信号在通过字线时减弱。换句话说，字线信号可被衰减。

[0032] 然而，根据本实施例的IC 10可将存储器单元阵列划分为多个单元阵列，并且包括分别与单元阵列对应的多个字线再缓冲器。根据一些实施例，字线再缓冲器也可被称为字线缓冲器。字线再缓冲器可通过全局字线从行解码器13接收字线信号，缓冲接收到的字线信号，并且将缓冲的字线信号分别提供给对应的单元阵列。以这种方式，可通过使用字线再缓冲器来防止与字线信号对应的输出信号减小，换句话说，可防止字线信号的衰减。另外，因为分别连接到单元阵列的局部字线的长度可被减小，所以局部字线上的电阻压降可被减小。

[0033] IC 10还可包括相对于基底的第一侧(例如，基底的正面)沿着垂直方向Z设置在基底上方的正面布线层FSM。正面布线层FSM可包括第一局部字线14a和第二局部字线14b。第一局部字线14a可沿着垂直方向Z设置在第一单元阵列11a上方，并且可连接到包括在第一单元阵列11a中的第一位单元。第二局部字线14b沿着垂直方向Z设置在第二单元阵列11b上方，并且可连接到包括在第二单元阵列11b中的第二位单元。另外，正面布线层FSM还可包括全局字线或正面全局字线14c。

[0034] 正面全局字线14c可位于行解码器13与第一字线再缓冲器12a之间，并且可从行解码器13接收字线信号中的每个。多条第一局部字线14a可分别从第一字线再缓冲器12a接收字线信号或缓冲的字线信号。多条第二局部字线14b可分别从第二字线再缓冲器12b接收字线信号或缓冲的字线信号。

[0035] 例如，多条第一局部字线14a可各自沿着第一方向X延伸并且沿着第二方向Y彼此分开。例如，多条第二局部字线14b可各自沿着第一方向X延伸并且沿着第二方向Y彼此分开。例如，多条正面全局字线14c可各自沿着第一方向X延伸并且沿着第二方向Y彼此分开。在图1中，第一局部字线14a和第二局部字线14b以及正面全局字线14c被示出为处于同一层，但是本公开的实施例不限于此。

[0036] IC 10还可包括背面布线层BSM，背面布线层BSM包括被设置在基底的第二侧(例如，基底的背面)上的多条背面布线线路15。多条背面布线线路15可从行解码器13接收字线信号，从而可分别与“多条背面全局字线”对应。多条背面布线线路15可各自沿着第一方向X延伸并且沿着第二方向Y彼此分开。然而，本公开的实施例不限于此，并且背面布线线路15的延伸方向可根据实施例而变化。

[0037] 背面布线线路15可包括掺杂多晶硅、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或它们的组合。例如，背面布线线路15可包括Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN或它们的组合。然而，实施例不限于此。

[0038] 在一个实施例中，背面布线线路15的间距(pitch)可与第一局部字线14a的间距和第二局部字线14b的间距对应。例如，背面布线线路15的间距可与第一局部字线14a的间距和第二局部字线14b的间距基本上相同。例如，背面布线线路15的间距可与正面全局字线14c的间距基本上相同。然而，本公开的实施例不限于此，并且背面布线线路15的间距可与第一局部字线14a的间距和第二局部字线14b的间距不同，并且即使在这种情况下，也可应用实施例。例如，背面布线线路15的数量可对应于第一局部字线14a的数量和第二局部字线
14b的数量。例如，背面布线线路15的数量可与正面全局字线14c的数量对应。

[0039] IC 10还可包括背面过孔BVA，背面过孔BVA设置在背面布线线路15上并且沿着垂直方向Z延伸。背面过孔BVA可沿着垂直方向Z穿过基底，因此可被称为“贯穿过孔”。背面过孔BVA可包括第一背面过孔16a和第二背面过孔16b。第一背面过孔16a可连接在行解码器13与背面布线线路15之间。例如，多个第一背面过孔16a可分别连接在多条正面全局字线14c与多条背面布线线路15之间。多个第二背面过孔16b可分别连接在多条背面布线线路15与第二字线再缓冲器12b之间。

[0040] 在一个实施例中，背面过孔BVA中的至少一个可穿过基底并且连接到晶体管的栅极区。因此，背面过孔BVA可将背面布线线路15连接到P型晶体管或N型晶体管，并且施加到背面布线线路15的电压可被传输到P型晶体管或N型晶体管的栅极区域。

[0041] 在一个实施例中，背面过孔BVA中的至少一个可穿过基底并且连接到晶体管的源极/漏极区域。因此，背面过孔BVA可将背面布线线路15连接到P型晶体管或N型晶体管，并且施加到背面布线线路15的电压可直接传输到P型晶体管或N型晶体管的源极/漏极区域。例如，背面过孔BVA的下表面可与背面布线线路15接触，并且背面过孔BVA的上表面可连接到P型晶体管或N型晶体管的源极/漏极区域。以这种方式，将过孔或接触件连接到外延区域(诸如，源极/漏极区域)的下部的结构可被称为直接背面接触(DBC)。根据实施例，DBC可包括背面接触件和/或背面过孔。

[0042] 根据本实施例，多条背面布线线路15可分别通过正面全局字线14c和第一背面过孔16a从行解码器13接收字线信号，并且通过第二背面过孔16b将字线信号传输到第二字线再缓冲器12b。第一字线再缓冲器12a可从正面全局字线14c接收字线信号，并且将接收到的字线信号分别提供给多条第一局部字线14a。第二字线再缓冲器12b可从背面全局字线(即，背面布线线路15)接收字线信号，并且将接收到的字线信号分别提供给多条第二局部字线14b。

[0043] 这样，根据本实施例，通过使用背面布线层BSM实现全局字线并且使用正面布线层FSM实现局部字线，可增加正面布线层FSM中的布线自由度，并且可提高IC 10的功率性能面积(PPA)。

[0044] 图2是示出根据实施例的IC 10a的平面图。

[0045] 参照图2，IC 10a可包括第一单元阵列11a和第二单元阵列11b、第一字线再缓冲器12a和第二字线再缓冲器12b、行解码器13、控制电路17以及输入/输出(I/O)电路(又称为IO电路)18。IC 10a可与图1的IC 10的修改的示例对应。

[0046] 第一字线再缓冲器12a可位于行解码器13与第一单元阵列11a之间，并且第二字线再缓冲器12b可位于第一单元阵列11a与第二单元阵列11b之间。然而，实施例不限于此，并且根据实施例，可省略第一字线再缓冲器12a。控制电路17可沿着第二方向Y位于行解码器13附近，并且可沿着第一方向X位于I/O电路18附近。

[0047] 图3示出根据实施例的IC 10b的连接关系。

[0048] 参照图3，IC 10b可与图1的IC 10和图2的IC 10a的修改的示例对应。行解码器13可通过全局字线GWL1至GWL4连接到第一字线再缓冲器12a和第二字线再缓冲器12b。第一字线再缓冲器12a可通过第一局部字线LWL1_1至LWL1_4连接到第一单元阵列11a。第二字线再缓冲器12b可通过第二局部字线LWL2_1至LWL2_4连接到第二单元阵列11b。

[0049] 一起参照图1和图3，全局字线GWL1至GWL4可使用背面布线层BSM来实现，并且第一局部字线LWL1_1至LWL1_4和第二局部字线LWL2_1至LWL2_4可使用正面布线层FSM来实现。例如，全局字线GWL1至GWL4可通过正面全局字线14c、第一背面过孔16a、背面布线线路15和第二背面过孔16b来实现。例如，第一局部字线LWL1_1至LWL1_4可被实现为第一局部字线
14a。例如，第二局部字线LWL2_1至LWL2_4可被实现为第二局部字线14b。

[0050] 图4示出根据比较示例的IC 10c的布线结构和根据实施例的IC 10d的布线结构。

[0051] 参照图4，在根据比较示例的IC 10c中，字线WL和全局字线GWL可被设置在器件层DL上方。详细地，位单元可被设置在器件层DL上，并且第一布线层ML1和第二布线层ML2可被设置在器件层DL上方。这里，局部字线或字线WL可位于第一布线层ML1上，并且全局字线GWL可位于第二布线层ML2上。在这种情况下，随着位单元的数量增加，第一布线层ML1和第二布线层ML2的布线复杂度可进一步增加。

[0052] 然而，在根据实施例的IC 10d中，字线WL可被设置在器件层DL上方，并且全局字线GWL可被设置在器件层DL下方。这里，局部字线或字线WL可被设置在器件层DL的正面侧上方(例如，在第一布线层ML1上)，并且全局字线GWL可被设置在器件层DL的背面侧上方(例如，在背面布线层BSM上)。在这种情况下，用于传输其他信号和/或电力的布线可被布置在第二布线层ML2上，从而包括第二布线层ML2的正面布线层的布线自由度可增加。另外，尽管位单元增加，但是第一布线层ML1和第二布线层ML2的布线复杂度可能不会增加。

[0053] 图5是示出根据实施例的存储器装置20的框图。

[0054] 参照图5，存储器装置20可包括单元阵列21、行解码器22、控制电路23及I/O电路24。此处，行解码器22、控制电路23及I/O电路24可被统称为外围电路。根据实施例，外围电路还可包括命令缓冲器、地址缓冲器及/或电压生成器。

[0055] 存储器装置20可接收命令CMD、地址ADDR以及数据DATA。例如，存储器装置20可接收指示写入操作的命令CMD、地址ADDR以及数据DATA，并且将接收到的数据DATA存储在单元阵列21的与地址ADDR对应的区域中。另外，存储器装置20可接收指示读取操作的命令CMD和地址ADDR，并且将存储在单元阵列21的与地址ADDR对应的区域中的数据输出到外部。

[0056] 单元阵列21可包括由多条字线WL和多条位线BL访问的多个位单元或存储器单元。在一些实施例中，包括在单元阵列21中的存储器单元可以是易失性存储器单元(诸如，静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等)。在一些实施例中，包括在单元阵列21中的存储器单元可以是非易失性存储器单元(诸如，闪存、电阻式随机存取存储器(RRAM)等)。如下面参照图6等描述的，主要参照SRAM单元给出实施例，但是实施例不限于此。

[0057] 控制电路23可基于命令CMD和地址ADDR生成行地址ADDR_R和控制信号CTR。例如，控制电路23可通过对命令CMD进行解码来识别读取命令，并且生成行地址ADDR_R和控制信号CTR，以从单元阵列21读取数据DATA。另外，控制电路23可通过对命令CMD进行解码来识别写入命令，并且生成行地址ADDR_R和控制信号CTR，以将数据DATA写入到单元阵列21。

[0058] 行解码器22可通过字线WL连接到单元阵列21，并且可根据行地址ADDR_R激活字线WL中的一条字线。因此，包括在单元阵列21中的存储器单元之中的连接到激活的字线的存储器单元可被选择。行解码器22可包括行驱动器。在本实施例中，行解码器22可被理解为包括行驱动器。

[0059] 如果每条字线WL的长度由于包括在单元阵列21中的位单元的数量的增加而增加，那么字线电阻可增加，这可使存储器装置20的性能劣化。因此，根据本实施例，单元阵列21可被划分为多个单元阵列(例如，图1的第一单元阵列11a何第二单元阵列11b)，并且存储器装置20还可包括分别与单元阵列对应的字线再缓冲器。

[0060] 接收从行解码器22输出的字线信号的布线可被称为“全局字线”，并且接收从字线再缓冲器输出的字线信号的布线可被称为“局部字线”。从行解码器22输出的字线信号可通过全局字线被传输到字线再缓冲器，并且分别从多个字线再缓冲器输出的字线信号可通过局部字线被施加到相应的位单元。

[0061] I/O电路24可通过位线BL连接到单元阵列21，并且可根据控制信号CTR执行读取操作或写入操作。例如，I/O电路24可包括列驱动器。列驱动器可在基于控制信号CTR确定的时序，检测位线BL中的电流和/或电压，或者将电流和/或电压施加到位线BL。

[0062] 图6是示出根据实施例的单元阵列21的电路图。

[0063] 参照图6，单元阵列21可包括彼此相邻布置的存储器单元C11、C12、C21和C22。例如，单元阵列21可与图1和图2的第一单元阵列11a和第二单元阵列11b和/或图5的单元阵列21的示例对应。布置在同一行中的存储器单元C11和C12可共同连接到字线WL[k]，并且布置在同一行中的存储器单元C21和C22可共同连接到字线WL[k+1](k是大于0的整数)。另外，布置在同一列中的存储器单元C11和C21可连接到第一位线BL1和第一互补位线BLB1，并且布置在同一列中的存储器单元C12和C22可连接到第二位线BL2和第二互补位线BLB2。

[0064] 存储器单元C11可包括第一P型场效应晶体管PFET P11、第二PFET P12、第一N型场效应晶体管NFET N11至第四NFET N14，并且可以是6T(六晶体管)SRAM单元。存储器单元C11可包括交叉结合反相器对(在施加正电源电压(或单元电压)VDD的节点与施加负电源电压(或接地电压)VSS的节点之间)。例如，在交叉结合反相器对中，第一反相器可包括第一PFET P11和第一NFET N11，并且第二反相器可包括第二PFET P12和第二NFET N12。另外，第三NFET N13和第四NFET N14可被称为传输晶体管，被配置为通过激活的字线WL[k](例如，具有高电平电压)分别将第一反相器和第二反相器连接到第一位线BL1和第一互补位线BLB1。如图6中所示，存储器单元C12、C21和C22可具有与存储器单元C11对应的相同结构。因此，存储器单元C11的描述可被应用于存储器单元C12、C21和C22。

[0065] 存储器单元C12可包括第一PFET P21、第二PFET P22和第一NFET N21至第四NFET N24。第三NFET N23和第四NFET N24可被配置为通过激活的字线WL[k]将包括第一PFET P31和第一NFET N31的第一反相器和包括第二PFET P32和第二NFET N32的第二反相器分别连接到第一位线BL1和第一互补位线BLB1。

[0066] 存储器单元C21可包括第一PFET P31、第二PFET P32以及第一NFET N31至第四NFET N34。第三NFET N33和第四NFET N34可被配置为通过激活的字线WL[k+1]分别将包括第一PFET P31和第一NFET N31的第一反相器和包括第二PFET P32和第二NFET N32的第二反相器连接到第一位线BL1和第一互补位线BLB1。

[0067] 存储器单元C22可包括第一PFET P41、第二PFET P42以及第一NFET N41至第四NFET N44。第三NFET N43和第四NFET N44可被配置为通过激活的字线WL[k+1]将包括第一PFET P41和第一NFET N41的第一反相器和包括第二PFET P42和第二NFET N42的第二反相器分别连接到第二位线BL2和第二互补位线BLB2。

[0068] 图7是示出根据实施例的IC 30的立体图。

[0069] 参照图7，IC 30可与图1的IC 10的修改的示例对应。IC 30可包括行解码器33并且行解码器33可连接到两侧上的单元阵列。因此，行解码器33可被称为“中心行解码器”。上面参照图1至图6给出的描述也可应用于本实施例。

[0070] IC 30还可包括多个单元阵列，多个单元阵列包括连接到行解码器33的一侧的第一单元阵列31a和第二单元阵列31b以及连接到行解码器33的另一侧的第三单元阵列31c和第四单元阵列31d。IC 30还可包括多个字线再缓冲器，多个字线再缓冲器包括布置在行解码器33的一侧上的第一字线再缓冲器32a和第二字线再缓冲器32b、布置在行解码器33的另一侧上的第三字线再缓冲器32c和第四字线再缓冲器32d。

[0071] 行解码器33可提供用于驱动第一单元阵列至第四单元阵列31a、31b、31c和31d的字线信号。例如，第一字线再缓冲器32a可位于行解码器33与第一单元阵列31a之间，并且第二字线再缓冲器32b可位于第一单元阵列31a与第二单元阵列31b之间。例如，第三字线再缓冲器32c可位于行解码器33与第三单元阵列31c之间，并且第四字线再缓冲器32d可位于第三单元阵列31c与第四单元阵列31d之间。

[0072] IC 30还可包括相对于基底的第一侧(例如，基底的正面)沿着垂直方向Z设置在基底上方的正面布线层FSM。正面布线层FSM可包括第一局部字线至第四局部字线34a、34b、34c和34d以及第一正面全局字线34e和第二正面全局字线34f。第一局部字线34a可沿着垂直方向Z设置在第一单元阵列31a上方，并且可连接到包括在第一单元阵列31a中的第一位单元。第二局部字线34b可沿着垂直方向Z设置在第二单元阵列31b上方，并且可连接到包括在第二单元阵列31b中的第二位单元。第三局部字线34c可沿着垂直方向Z设置在第三单元阵列31c的上方，并且可连接到包括在第三单元阵列31c中的第三位单元。第四局部字线34d沿着垂直方向Z设置在第四单元阵列31d上方，并且可连接到包括在第四单元阵列31d中的第四位单元。

[0073] 多条第一正面全局字线34e可位于行解码器33与第一字线再缓冲器32a之间，并且可分别从行解码器33接收第一字线信号。多条第一局部字线34a可分别从第一字线再缓冲器32a接收第一字线信号或缓冲的第一字线信号。多条第二局部字线34b可分别从第二字线再缓冲器32b接收第一字线信号或缓冲的第一字线信号。

[0074] 多条第二正面全局字线34f可位于行解码器33与第三字线再缓冲器32c之间，并且可分别从行解码器33接收第二字线信号。多条第三局部字线34c可分别从第三字线再缓冲器32c接收第二字线信号或缓冲的第二字线信号。多条第四局部字线34d可分别从第四字线再缓冲器32d接收第二字线信号或缓冲的第二字线信号。

[0075] 例如，第一局部字线至第四局部字线34a、34b、34c和34d可各自沿着第一方向X延伸。例如，第一正面全局字线34e和第二正面全局字线34f可各自沿着第一方向X延伸。在图7中，第一局部字线至第四局部字线34a、34b、34c和34d以及第一正面全局字线34e和第二正面全局字线34f被示出为被布置在同一层，但是本公开的实施例不限于此。

[0076] IC 30还可包括背面布线层BSM，背面布线层BSM包括设置在基底的第二侧(例如，基底的背面)上的第一背面布线35a和第二背面布线35b。多条第一背面布线35a可从行解码器33接收第一字线信号，因此可分别与“多条第一背面全局字线”对应，多条第二背面布线35b可从行解码器33接收第二字线信号，因此可分别与“多条第二背面全局字线”对应，第一背面布线35a和第二背面布线35b可各自沿着第一方向X延伸。然而，本公开的实施例不限于此，并且第一背面布线35a和第二背面布线35b的延伸方向可根据实施例而变化。

[0077] IC 30还可包括多个背面过孔BVA，多个背面过孔BVA分别设置在第一背面布线35a和第二背面布线35b上并且沿着垂直方向Z延伸。背面过孔BVA可沿着垂直方向Z穿过基底，因此可被称为“贯穿过孔”。背面过孔BVA可包括第一背面过孔至第四背面过孔36a、36b、36c和36d。第一背面过孔36a可连接在行解码器33与第一背面布线35a之间。例如，多个第一背面过孔36a可分别连接在第一正面全局字线34e与第一背面布线35a之间。多个第二背面过孔36b可分别连接在第一背面布线35a与第二字线再缓冲器32b之间。第三背面过孔36c可连接在行解码器33与第二背面布线35b之间。例如，多条第三背面过孔36c可分别连接在第二正面全局字线34f与第二背面布线35b之间。多条第四背面过孔36d可分别连接在第二背面布线35b与第四字线再缓冲器32d之间。

[0078] 根据本实施例，多条第一背面布线35a可通过第一正面全局字线34e和第一背面过孔36a分别从行解码器33接收第一字线信号，并且通过第二背面过孔36b将第一字线信号传送到第二字线再缓冲器32b。第一字线再缓冲器32a可从第一正面全局字线34e接收第一字线信号，并且将接收到的第一字线信号分别提供给多条第一局部字线34a。第二字线再缓冲器32b可从第一背面全局字线(即，第一背面布线35a)接收第一字线信号，并且将接收到的第一字线信号分别提供给多条第二局部字线34b。

[0079] 另外，多条第二背面布线35b可通过第二正面全局字线34f和第三背面过孔36c分别从行解码器33接收第二字线信号，并且通过第四背面过孔36d将第二字线信号传输至第四字线再缓冲器32d。第三字线再缓冲器32c可分别从多条第二正面全局字线34f接收第二字线信号，并且将接收到的第二字线信号提供给第三局部字线34c。第四字线再缓冲器32d可从第二背面全局字线(即，第二背面布线35b)接收第二字线信号，并且将接收到的第二字线信号分别提供给多条第四局部字线34d。

[0080] 图8是示出根据实施例的IC 30a的平面图。

[0081] 参照图8，IC 30a可包括第一单元阵列组ARY1和第二单元阵列组ARY2、行解码器33、控制电路37以及第一I/O电路组IO1和第二I/O电路组IO2。IC 30a可与图7的IC 30的修改的示例对应。控制电路37可沿着第二方向Y位于行解码器33附近，第一I/O电路组IO1可位于控制电路37的一侧上，并且第二I/O电路组IO2可位于控制电路37的另一侧上。

[0082] 第一单元阵列组ARY1可连接到第一I/O电路组IO1，并且第二单元阵列组ARY2可连接到第二I/O电路组IO2。详细地，第一单元阵列组ARY1可包括单元阵列31a、31b和31e，并且第一I/O电路组IO1可包括I/O电路38a、38b和38e。第二单元阵列组ARY2可包括单元阵列31c、31d和31f，并且第二I/O电路组IO2可包括I/O电路38c、38d和38f。

[0083] IC 30a还可包括分别与单元阵列31a至31f对应的多个字线再缓冲器WL‑REBUF。例如，位于行解码器33与单元阵列31a之间的字线再缓冲器WL‑REBUF可与图7的第一字线再缓冲器32a对应。例如，位于行解码器33与单元阵列31c之间的字线再缓冲器WL‑REBUF可与图7的第三字线再缓冲器32c对应。在一个实施例中，行解码器33与字线再缓冲器WL‑REBUF之间的布线(例如，全局字线)可使用设置在基底的背面上的背面布线线路(例如，图7的35a和35b)来实现。

[0084] IC 30a还可包括分别与I/O电路38a至38f对应的多个I/O再缓冲器IO‑REBUF。I/O缓冲器IO‑REBUF可从控制电路37接收控制信号(例如，图5中的CTR)，缓冲接收到的控制信号CTR，并且分别将缓冲的控制信号提供给对应的I/O电路38a至38f。在一个实施例中，控制电路37与I/O再缓冲器IO‑REBUF之间的布线可使用设置在基底的背面上的背面布线来实现。

[0085] 图9是示出根据实施例的IC 40的立体图。

[0086] 参照图9，IC 40可包括多个单元阵列，多个单元阵列包括第一单元阵列41a和第二单元阵列41b。多个单元阵列中的每个可包括多个位单元或存储器单元。例如，第一单元阵列41a可包括第一位单元，并且第二单元阵列41b可包括第二位单元。例如，第一单元阵列41a和第二单元阵列41b可沿着第一方向X布置，但是实施例不限于此。

[0087] IC 40还可包括多个行解码器，多个行解码器包括第一行解码器42a和第二行解码器42b。在本说明书中，可理解的是，第一行解码器42a和第二行解码器42b中的每个包括行驱动器。根据实施例，第一行解码器42a可被称为“主行解码器”，第二行解码器42b可被称为“子行解码器”。第一单元阵列41a和第二单元阵列41b以及第一行解码器42a和第二行解码器42b可被布置在基底上。以这种方式，其上布置有第一单元阵列41a和第二单元阵列41b以及第一行解码器42a和第二行解码器42b的基底可被定义为“器件层”。例如，器件层可与图4中的器件层DL对应。例如，第二行解码器42b可位于第一单元阵列41a与第二单元阵列41b之间。

[0088] IC 40还可包括相对于基底的第一侧(例如，基底的正面)沿着垂直方向Z设置在基底上方的正面布线层FSM。正面布线层FSM可包括第一局部字线43a和第二局部字线43b。第一局部字线43a可沿着垂直方向Z布置在第一单元阵列41a上方，并且可连接到包括在第一单元阵列41a中的第一位单元。第二局部字线43b可沿着垂直方向Z布置在第二单元阵列41b上方，并且可连接到包括在第二单元阵列41b中的第二位单元。例如，多条第一局部字线43a可各自沿着第一方向X延伸并且沿着第二方向Y彼此分开。例如，多条第二局部字线43b可各自沿着第一方向X延伸并且沿着第二方向Y彼此分开。

[0089] IC 40还可包括背面布线层BSM，背面布线层BSM包括布置在基底的第二侧(例如，基底的背面)上的背面布线线路44。背面布线线路44可从第一行解码器42a接收行地址。多条背面布线线路44可各自沿着第一方向X延伸并且沿着第二方向Y彼此分开。然而，本公开的实施例不限于此，并且背面布线线路44的延伸方向可根据实施例而变化。

[0090] IC 40还可包括分别布置在多条背面布线线路44上并且沿着垂直方向Z延伸的多个背面过孔BVA。背面过孔BVA可沿着垂直方向Z穿过基底，从而可被称为“贯穿过孔”。背面过孔BVA可包括第一背面过孔45a和第二背面过孔45b。第一背面过孔45a可连接在第一行解码器42a与背面布线线路44之间。第二背面过孔45b可分别连接在背面布线线路44与第二行解码器42b之间。

[0091] 在本实施例中，背面布线线路44的间距可大于第一局部字线43a的间距和第二局部字线43b的间距。因此，沿着垂直方向Z与第一局部字线43a叠置的背面布线线路44的数量可小于第一局部字线43a的数量。类似地，沿着垂直方向Z与第二局部字线43b叠置的背面布线线路44的数量可小于第二局部字线43b的数量。例如，相对于四条第一局部字线43a沿着垂直方向Z叠置的背面布线线路44的数量可以是两条。

[0092] 以这种方式，当包括在背面布线层BSM中的背面布线线路44的间距大于包括在正面布线层FSM中的第一局部字线43a或第二局部字线43b的间距时，第二行解码器42b而非字线再缓冲器可位于第一单元阵列41a与第二单元阵列41b之间。在此情况下，背面布线线路44可传输地址信号而非字线信号。

[0093] 详细地，第一行解码器42a可通过对行地址进行解码来提供用于驱动第一单元阵列41a的第一字线信号。例如，第一行解码器42a可从控制电路接收行地址(例如，图5中的ADDR_R)并且根据接收到的行地址生成第一字线信号。例如，当行地址是2位信号时，第一行解码器42a可对码2位行地址进行解码以生成4位第一字线信号。

[0094] 另外，第一行解码器42a可向外部传输接收到的行地址或对接收到的行地址进行缓冲。例如，第一行解码器42a可包括传输门，并且当第一行解码器42a接收到第一行地址时，第一行地址可通过传输门并且作为第二行地址被输出。此处，第二行地址可与第一行地址对应。例如，第一行解码器42a可包括缓冲器，并且接收到的行地址可通过缓冲器并且作为缓冲的行地址被输出。

[0095] 根据本实施例，背面布线线路44可通过第一背面过孔45a从第一行解码器42a接收行地址，并且通过第二背面过孔45b将行地址传输到第二行解码器42b。第二行解码器42b可对通过第二背面过孔45b从背面布线线路44接收到的行地址进行解码，从而生成用于驱动第二单元阵列41b的第二字线信号。这里，第二字线信号可与第一字线信号对应。

[0096] 第一局部字线43a可从第一行解码器42a接收第一字线信号，并且可根据接收到的第一字线信号连接到包括在第一单元阵列41a中的第一位单元。另外，第二局部字线43b可从第二行解码器42b接收第二字线信号，并且可根据接收到的第二字线信号连接到包括在第二单元阵列41b中的第二位单元。

[0097] 图10是示出根据实施例的IC 40a的平面图。

[0098] 参照图10，IC 40a可包括第一单元阵列41a和第二单元阵列41b、第一行解码器42a和第二行解码器42b、控制电路46以及I/O电路47。IC 40a可与图9的IC 40的修改的示例对应。第一行解码器42a可沿着第二方向Y位于控制电路46附近。第二行解码器42b可位于第一单元阵列41a与第二单元阵列41b之间。I/O电路47可沿着第一方向X位于控制电路46附近。

[0099] 图11示出根据实施例的IC 40b的连接关系。

[0100] 参照图11，IC 40b可与图9的IC 40以及图10的IC 40a的修改的示例对应。第一行解码器42a可通过第一局部字线LWL1_1至LWL1_4连接到第一单元阵列41a。第二行解码器42b可通过第二局部字线LWL2_1至LWL2_4连接到第二单元阵列41b。

[0101] 第一行解码器42a可接收行地址ADDR_R并且对接收到的行地址ADDR_R进行解码，以生成用于驱动第一单元阵列41a的第一字线信号。另外，第一行解码器42a传输或缓冲接收到的行地址ADDR_R以生成行地址ADDR_R’。第二行解码器42b可接收行地址ADDR_R’并且对接收到的行地址ADDR_R’进行解码，以生成用于驱动第二单元阵列41b的第二字线信号。

[0102] 一起参照图9和图11，可使用背面布线层BSM来传输行地址ADDR_R’，并且第一局部字线LWL1_1至LWL1_4和第二局部字线LWL2_1至LWL2_4可使用正面布线层FSM来实现。例如，行地址ADDR_R’可通过第一背面过孔45a、背面布线线路44和第二背面过孔45b来传输。例如，第一局部字线LWL1_1至LWL1_4可被实现为第一局部字线43a。例如，第二局部字线LWL2_1至LWL2_4可被实现为第二局部字线43b。

[0103] 图12是示出根据实施例的IC 50的立体图。

[0104] 参照图12，IC 50可与图9的IC 40的修改的示例对应。IC 50可包括第一行解码器52a，并且第一行解码器52a可连接到第一行解码器52a两侧的单元阵列。因此，第一行解码器52a可被称为“中心行解码器”。上面参照图9至图11给出的描述也可应用于本实施例。

[0105] IC 50还可包括多个单元阵列，多个单元阵列包括连接到第一行解码器52a的一侧的第一单元阵列51a和第二单元阵列51b以及连接到第一行解码器52a的另一侧的第三单元阵列51c和第四单元阵列51d。IC 50还可包括多个行解码器，多个行解码器包括设置在第一行解码器52a的一侧上的第二行解码器52b和设置在第一行解码器52a的另一侧上的第三行解码器52c。例如，第二行解码器52b可位于第一单元阵列51a与第二单元阵列51b之间。例如，第三行解码器52c可位于第三单元阵列51c与第四单元阵列51d之间。

[0106] 第一行解码器52a可提供用于驱动第一单元阵列51a的第一字线信号和用于驱动第三单元阵列51c的第三字线信号。第二行解码器52b可提供用于驱动第二单元阵列51b的第二字线信号。第三行解码器52c可提供用于驱动第四单元阵列51d的第四字线信号。

[0107] IC 50还可包括相对于基底的第一侧(例如，基底的正面)沿着垂直方向Z设置在基底上方的正面布线层FSM。正面布线层FSM可包括第一局部字线至第四局部字线53a、53b、53c和53d。第一局部字线53a可沿着垂直方向Z设置在第一单元阵列51a上方，并且可连接到包括在第一单元阵列51a中的第一位单元。第二局部字线53b可沿着垂直方向Z设置在第二单元阵列51b上方，并且可连接到包括在第二单元阵列51b中的第二位单元。第三局部字线
53c可沿着垂直方向Z设置在第三单元阵列51c上方，并且可连接到包括在第三单元阵列51c中的第三位单元。第四局部字线53d可沿着垂直方向Z设置在第四单元阵列51d上方，并且可连接到包括在第四单元阵列51d中的第四位单元。

[0108] IC 50还可包括背面布线层BSM，背面布线层BSM包括设置在基底的第二侧(例如，基底的背面)上的背面布线线路54。多条背面布线线路54可从第一行解码器52a接收行地址(例如，图11中的ADDR_R’)，从而可分别与“多条背面行地址线”对应。多条背面布线线路54可各自沿着第一方向X延伸。然而，本公开的实施例不限于此，并且背面布线线路54的延伸方向可根据实施例而变化。

[0109] IC 50还可包括分别设置在多条背面布线线路54上并且沿着垂直方向Z延伸的多个背面过孔BVA。背面过孔BVA可沿着垂直方向Z穿过基底，因此可被称为“贯穿过孔”。背面过孔BVA可包括第一背面过孔至第三背面过孔55a、55b和55c。第一背面过孔55a可连接在第一行解码器52a与背面布线线路54之间。第二背面过孔55b可分别连接在背面布线线路54与第二行解码器52b之间。第三背面过孔55c可分别连接在背面布线线路54与第三行解码器52c之间。

[0110] 根据本实施例，背面布线线路54可通过第一背面过孔55a从第一行解码器52a接收行地址，通过第二背面过孔55b将行地址传输到第二行解码器52b，并且通过第三背面过孔55c将行地址传输到第三行解码器52c。

[0111] 第一局部字线53a可从第一行解码器52a接收第一字线信号，并且根据接收到的第一字线信号连接到第一位单元。第二行解码器52b可通过第一背面过孔55a、背面布线线路54和第二背面过孔55b从第一行解码器52a接收行地址，并且根据接收到的行地址生成第二字线信号。第二局部字线53b可从第二行解码器52b接收第二字线信号，并且根据接收到的第二字线信号连接到第二位单元。

[0112] 第三局部字线53c可从第一行解码器52a接收第三字线信号，并且根据接收到的第三字线信号连接到第三位单元。第三行解码器52c可通过第一背面过孔55a、背面布线线路54和第三背面过孔55c从第一行解码器52a接收行地址，并且根据接收到的行地址生成第四字线信号。第四局部字线53d可从第三行解码器52c接收第四字线信号，并且根据接收到的第四字线信号连接至第四位单元。

[0113] 图13是示出根据实施例的IC 50a的平面图。

[0114] 参照图13，IC 50a可包括第一单元阵列组ARY1和第二单元阵列组ARY2、第一行解码器52a、控制电路56以及第一I/O电路57a和第二I/O电路57b。IC 50a可与图12的IC 50的修改的示例对应。控制电路56可沿着第二方向Y位于第一行解码器52a附近，第一I/O电路57a可被设置在控制电路56的一侧上，并且第二I/O电路57b可被设置在控制电路56的另一侧上。第一单元阵列组ARY1可连接到第一I/O电路57a，并且第二单元阵列组ARY2可连接到第二I/O电路57b。

[0115] 第一单元阵列组ARY1可包括单元阵列51a、51b和51e，并且行解码器XDEC可位于单元阵列51a、51b和51e之间。第二单元阵列组ARY2可包括单元阵列51c、51d和51f，并且行解码器XDEC可位于单元阵列51c、51d和51f之间。例如，位于单元阵列51a与51b之间的行解码器XDEC可与图12的第二行解码器52b对应。例如，位于单元阵列51c与51d之间的行解码器XDEC可与图12的第三行解码器52c对应。

[0116] 图14是示出根据实施例的制造IC的方法的流程图。参照图14，根据本实施例的方法可以是制造包括标准单元的IC的方法，并且可包括多个操作(S10、S30、S50、S70和S90)。单元库(或标准单元库)D12可包括关于标准单元的信息(诸如，关于功能、特性、布图等的信息)。在一些实施例中，单元库D12可定义抽头单元(tap cell)和虚设单元(dummy cell)以及从输入信号生成输出信号的功能单元。在一些实施例中，单元库D12可定义具有相同占用面积的存储器单元和虚设单元。设计规则D14可包括IC的布图所遵循的要求。例如，设计规则D14可包括对同一层中的图案之间的间隔(space)、图案的最小宽度、布线层的布线方向等的要求。在一些实施例中，设计规则D14可定义布线层的相同轨道内的最小分离距离。

[0117] 在操作S10中，可执行逻辑合成操作以从RTL数据D11生成网表数据D13。例如，半导体设计工具(例如，逻辑合成工具)可参照单元库D12根据以硬件描述语言(HDL)(诸如，VHSIC硬件描述语言(VHDL)和Verilog)编写的RTL数据D11执行逻辑合成，并且可生成包括比特流或网表的网表数据D13。网表数据D13可与布置和布线的输入对应，这将在下面描述。

[0118] 在操作S30中，可布置标准单元。例如，半导体设计工具(例如，P&R工具)可参照单元库D12布置网表数据D13中使用的标准单元。在一些实施例中，半导体设计工具可将标准单元布置在沿X轴方向或Y轴方向延伸的行中，并且布置的标准单元可从沿着行边界延伸的电源轨接收电力。

[0119] 在一个实施例中，如图1至图8中所示，存储器单元阵列可被划分为多个单元阵列，并且多个字线再缓冲器可分别对应于单元阵列来定位。另外，分别与单元阵列对应的局部字线可位于正面布线层上，并且与存储器单元阵列对应的全局字线可位于背面布线层上。因此，字线电阻和电容可被减小，并且字线信号的衰减可被减小。另外，正面布线层的布线自由度可被提高。

[0120] 在一个实施例中，如图9至图13中所示，存储器单元阵列可被划分成多个单元阵列，并且子行解码器可位于相邻的单元阵列之间。另外，分别与单元阵列对应的局部字线可位于正面布线层上，并且用于将地址信号传输到子行解码器的地址信号线可位于背面布线层上。因此，字线电阻和电容可被减小，并且字线信号的衰减可被减小。另外，正面布线层的布线自由度可被提高。此外，即使当包括在背面布线层中的布线的间距大于包括在正面布线层中的布线的间距时，字线信号的衰减也可被有效地减小。

[0121] 在操作S50中，可对标准单元的引脚进行布线。例如，半导体设计工具可生成将布置的标准单元的输出引脚和输入引脚电连接的互连，并且可生成对布置的标准单元和生成的互连进行定义的布图数据D15。互连可包括过孔层的过孔和/或布线层的图案。布线层可包括设置在基底的正面侧上方的正面布线层和设置在基底的背面上的背面布线层。例如，布图数据D15可具有诸如GDSII的格式，并且可包括单元和互连的几何信息。在对单元的引脚进行布线时，半导体设计工具可参照设计规则D14。布图数据D15可与布置和布线的输出对应。单独的操作S50或操作S30和S50的组合可被称为设计集成电路的方法。

[0122] 例如，图1至图4的IC 10、10a、10d、图5的IC 20、图7至图8的IC 30、30a、图9至图11的IC 40、40a、40b、图12的IC 50或图13的IC 50a可包括设置在基底的背面上的背面布线层BM，并且背面布线层BM可经由包括背面过孔BVA和/或背面接触件(BCA)的DBC直接连接到位于基底的正面上的标准单元的源极/漏极区域。因此，设置在基底的正面上的正面布线层的布线复杂度可被减小，并且背面布线层BM与源极/漏极区域之间的电阻压降可减小。

[0123] 在操作S70中，可执行制造掩模的操作。例如，在光刻中，可将用于校正由于光的特性引起的失真(诸如，折射)的光学邻近校正(OPC)应用于布图数据D15。可基于应用了OPC的数据来定义掩模上的图案以形成布置在多个层中的图案，并且可制造至少一个掩模(或光掩模)以在每个层中形成图案。在一些实施例中，可在操作S70中限制性修改IC的布图，并且在操作S70中对IC的限制性修改可被称为作为优化IC的结构的后处理的设计抛光。

[0124] 在操作S90中，可执行制造IC的操作。例如，可通过使用在操作S70中制造的至少一个掩模对多个层进行图案化来制造IC。前端制程(FEOL)可包括例如对晶片进行平坦化和清洁、形成沟槽、形成阱、形成栅极线、以及形成源极和漏极。通过FEOL，可在基底上形成单个器件(诸如，晶体管、电容器、电阻器等)。另外，后端制程(BEOL)可包括例如对栅极、源极和漏极区域进行硅化、添加介电质、平坦化、形成孔、添加金属层、形成过孔、以及形成钝化层等。通过BEOL，单个器件(诸如，晶体管、电容器、电阻器等)可被互连。在一些实施例中，可在FEOL与BEOL之间执行中部制程(MOL)，并且可在单个器件上形成接触件。然后可将IC封装在半导体封装件中并且用作各种应用的组件。

[0125] 图15是示出根据实施例的片上系统(SoC)210的框图。参照图15，SoC210可表示集成计算系统或其他电子系统的组件的集成电路。例如，作为SoC210的示例，应用处理器(AP)可包括处理器和用于其他功能的组件。SoC 210可包括核211、数字信号处理器(DSP)212、图形处理器(GPU)213、内置存储器(或嵌入式存储器)214、通信接口215和存储器接口216。SoC 210的组件可通过总线217彼此通信。

[0126] 核211可处理指令并且控制包括在SoC 210中的组件的操作。例如，核211可通过处理一系列指令来驱动操作系统，并且在操作系统上运行应用。DSP 212可通过处理数字信号(例如，从通信接口215提供的数字信号)来生成有用的数据。GPU 213可根据从内置存储器214或存储器接口216提供的图像数据生成用于通过显示装置输出的图像的数据，并且可对图像数据进行编码。在一些实施例中，上面参照附图描述的IC可包括在核211、DSP 212、GPU 
213和/或内置存储器214中。

[0127] 内置存储器214可存储核211、DSP 212和GPU 213操作所需的数据。通信接口215可提供用于通信网络或一对一通信的接口。存储器接口216可至SoC 210的外部存储器(诸如，DRAM和闪存)的接口。

[0128] 图16是示出根据实施例的包括用于存储程序的存储器的计算系统220的框图。参照图16，根据实施例的设计IC的方法的至少一部分(例如，前述流程图中的操作中的至少一些)可在计算系统(或计算机)220上执行。计算系统220可包括处理器221、I/O装置222、网络接口223、随机存取存储器(RAM)224、只读存储器(ROM)225和存储装置226。处理器221、I/O装置222、网络接口223、RAM 224、ROM 225和存储装置226可连接到总线227并且通过总线227彼此通信。

[0129] 处理器221可被称为处理单元，并且可包括能够执行特定指令集(例如，英特尔架构‑32(IA‑32)、64位扩展IA‑32、x86‑64、PowerPC、Sparc、MIPS、ARM、IA‑64等)的至少一个核(诸如，微处理器、应用处理器(AP)、数字信号处理器(DSP)或图形处理器(GPU))。例如，处理器221可通过总线227访问存储器，即RAM 224或ROM 225，并且执行存储在RAM 224或ROM 225中的指令。

[0130] RAM 224可存储用于根据实施例的设计IC的方法的程序224_1或它的至少一部分，并且程序224_1可使得处理器221设计IC(例如，包括在图14的方法中的至少一些操作)。也即，程序224_1可包括可由处理器221执行的多个指令，并且包括在程序224_1中的指令可使得处理器221执行例如包括在上述流程图中的操作中的至少一些。

[0131] 即使供应给计算系统220的电力被断开，存储装置226也不会丢失存储的数据。根据实施例，存储装置226可存储程序224_1，并且程序224_1或它的至少一部分可在程序224_1被处理器221执行之前被加载到RAM 224。可选择地，存储装置226可存储以编程语言编写的文件，并且由编译器等从文件生成的程序224_1或它的至少一部分可被加载到RAM 224中。另外，存储装置226可存储具有设计IC所需的信息(例如，关于图14的单元库D12、设计块和/或设计规则D14的信息)的数据库(DB)226_1。

[0132] 存储装置226可存储将由处理器221处理的数据或由处理器221处理过的数据。也即，处理器221可根据程序224_1通过处理存储在存储装置226中的数据来生成数据，并且可将生成的数据存储在存储装置226中。例如，存储装置226可存储图14的RTL数据D11、网表数据D13和/或布图数据D15。

[0133] I/O装置222可包括输入装置(诸如，键盘、点击装置等)，并且可包括输出装置(诸如，显示装置、打印机等)。例如，用户可通过I/O装置222触发由处理器221执行程序224_1，可输入图14的RTL数据D11和/或网表数据D13，或者识别图14的布图数据D15。网络接口223可提供对计算系统220外部的网络的访问。例如，网络可包括多个计算系统和通信链路，并且通信链路可包括有线链路、光学链路、无线链路或任何其他类型的链路。

[0134] 虽然已经具体示出和描述了公开的特定实施例，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可在其中进行形式和细节上的各种改变。