[0001] 所公开的实施例涉及设备，且特定来说，涉及具有用于当在减速模式中操作时管理数据操作的机构的半导体装置。

[0002] 设备(例如，处理器、存储器装置、存储器系统或其组合)可包含被配置成存储和/或处理信息的一或多个半导体电路。举例来说，所述设备可包含存储器装置，例如易失性存储器装置、非易失性存储器装置或组合装置。例如动态随机存取存储器(DRAM)的存储器装置可利用电能来存储和存取数据。举例来说，存储器装置可包含针对高速数据传送实施双倍数据速率(DDR)介接方案(例如，DDR4、DDR5等)的DDR RAM装置。

[0003] 随着其它领域中的技术进步和增加的应用，市场持续寻求更快、更高效且更小的装置。为满足市场需求，半导体装置通过各种改进达到极限。一般来说，改进装置可包含增加电路密度、增加操作速度或以其它方式减小操作时延、增加可靠性、增加数据保持性、减小功耗或减小制造成本，以及其它度量。然而，此类改进通常可给后续数据处理带来挑战，例如归因于实现目标转变的时间窗口减小，且如果处置不当，会在数据传送中产生错误源。

[0015] 如下文更详细地描述，本文公开的技术涉及一种用于在并行管线配置中实施减速模式的例如用于存储器系统的设备、具有存储器装置的系统、相关方法等。所述设备可包含管理针对不同通信速度(例如，控制器/主机与存储器装置之间的信号的速度)跨多个数据处理管线的信号定时的机构。

[0016] 随着用于设备的操作速度随更快时钟循环而提高，对于设备来说可能变得难以捕获单个时钟间隔中的外部输入。举例来说，用于命令的设置时间随着操作速度提高而变得更短，因此减少为存储器装置分配的用于实施必要电路配置/操作的持续时间。一些系统或标准允许设备通过在减速模式中操作来扩增设置时间窗口。对于减速模式，内部时钟相对于外部时钟在经减小速度(例如，一半频率或由制造者规范、标准等指定的另一速度)下操作。作为实例，使用减速，速度减小可有效地扩增设置窗口以使外部时钟的速度加倍。

[0017] 为了进一步实现定时灵活性，所述设备(例如，存储器装置和/或包含存储器装置的系统)可包含用于单独地并行处理数据单元的不同部分的并行数据管线集(例如，偶数管线和奇数管线)。作为说明性实例，使用两个(偶数和奇数)管线配置，所述设备可包含一对半频率时钟，例如偶数时钟和奇数时钟，其中这两个时钟的上升边沿与外部时钟的替代性上升边沿相对应或对准。举例来说，偶数时钟和奇数时钟的频率可为外部时钟的频率的一半。所述设备可使用偶数时钟用于将偶数管线执行的操作定时并且使用奇数时钟用于将奇数管线执行的操作定时。

[0018] 出于简洁和说明性目的，使用两管线(例如，偶数管线和奇数管线)配置描述并行数据管线集。然而，应理解，下文描述的各种实施例可实施于其它配置中，例如用于具有三个或更多个并行数据管线的装置。

[0019] 所述设备可包含控制机构(例如，减速控制电路)以在实施减速模式时充分利用并且进一步提高多管线配置的效率。举例来说，给定增加的时钟周期，偶数时钟和奇数时钟两者可与外部时钟的共同脉冲重叠。因此，用于减速模式的定时(例如，表示从控制器接收到减速命令的定时或同步脉冲(例如，低频率同步脉冲、无操作(NOP)命令等等))可与偶数时钟和奇数时钟两者重叠。因此，所述设备可包含控制机构，其被配置成识别内部时钟和首先捕获到同步脉冲的对应管线，并控制后续命令和数据处理。

[0020] 所述设备可产生用于每一管线的掩模(经由例如两级移位器)，所述掩模当被激活时，抑制/阻挡管线中的一个。一旦所述设备识别首先接收到同步脉冲的管线，所述设备便阻挡其它管线。通过阻挡其次接收到同步脉冲的管线，所述设备可确保命令在首先捕获同步脉冲的管线而非这两个管线中经解码。换句话说，控制机构可识别和利用其时钟信号(例如，所接收命令)的作用中脉冲首先与减速起始相对应的管线。控制机构可阻挡其它/剩余管线处的操作。

[0021] 作为说明性实例，外部装置(例如，控制器)可根据外部时钟与所述设备(例如，存储器装置，例如DDR存储器)相互作用。外部装置可根据外部时钟发出命令且所述设备可根据外部时钟接收所提供的同步脉冲。所述设备可跟踪哪个管线首先接收到同步脉冲和对应内部时钟。对于用于将操作速度减小到高速配置的速度的一半的两个管线和减速配置的实例，所述设备可将外部时钟的交替脉冲任意地标记为偶数脉冲和奇数脉冲。偶数管线和偶数时钟可对应于偶数外部时钟脉冲，且奇数管线和奇数时钟可对应于奇数外部时钟脉冲。在处理同步脉冲时，所述设备可在接收同步脉冲时跟踪外部时钟的偶数/奇数状态。如果在偶数时钟脉冲上接收到同步脉冲，那么所述设备可使用偶数管线并且阻挡奇数管线。阻挡奇数管线确保根据偶数定时递送输出数据。如果在奇数时钟脉冲上接收到同步脉冲，那么所述设备可使用奇数管线并阻挡偶数管线。阻挡偶数管线确保根据奇数时钟递送输出数据。

[0022] 如在下文详细描述，本发明技术的实施例可包含被配置成在并行管线配置中实施减速模式的电路/功能。举例来说，所述设备(例如，存储器装置)可包含1)被配置成用于识别首先接收到同步脉冲的管线的电路，2)被配置成用于阻挡其次接收到同步脉冲的管线的电路，和3)配置有减速模式的进入逻辑的电路。本发明技术的实施例可提供优于常规技术的技术优点且包含用以以下目的的电路/功能：1)在所述设备在外部时钟的一半速度下操作时，节省功率，2)通过使用单个管线而非两个管线，消除设备内的复杂性，和3)由于在被阻挡的管线中不捕获“重影”命令，因此提高效率。

[0023] 图1是根据本发明技术的实施例的设备100(例如，半导体裸片组合件，包含3DI装置或裸片堆叠式封装)的框图。举例来说，设备100可包含DRAM(例如，DDR4 DRAM、DDR5 DRAM、LP DRAM、HBM DRAM等)或其中包含一或多个裸片/芯片的一部分。在一些实施例中，设备100可包含集成在单个半导体芯片上的DDR类型的同步DRAM(SDRAM)。

[0024] 设备100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含多个组(例如，组0‑15)，且每个组可包含多个字线(WL)、多个位线(BL)，以及布置于字线和位线的相交点处的多个存储器单元。存储器单元可包含数个不同存储器媒体类型中的任一个，包含电容式、磁阻式、铁电、相变等。字线WL的选择可由行解码器140执行，且位线BL的选择可由列解码器145执行。可为对应的位线BL提供感测放大器(SAMP)，并将其连接到至少一个相应的本地I/O线对(LIOT/B)，所述本地I/O线对又可经由传送门(TG)耦合到至少一个相应的主I/O线对(MIOT/B)，所述传送门可充当交换机。存储器阵列150还可包含板线和用于管理其操作的对应电路系统。

[0025] 设备100可采用多个外部端子，其包含分别耦合到命令总线和地址总线以接收命令信号(CMD)和地址信号(ADDR)的命令端子和地址端子。设备100可另外包含用以接收片选信号(CS)的片选端子、用以接收时钟信号CK和CKF的时钟端子、数据端子DQ、RDQS、DBI和DMI、电源端子VDD、VSS和VDDQ。

[0026] 可从外部向命令端子和地址端子供应地址信号和组地址信号(图1中未示出)。可通过命令/地址输入电路105(例如，命令电路)将供应到地址端子的地址信号和组地址信号传送到地址解码器110。地址解码器110可接收地址信号且将经解码行地址信号(XADD)供应到行解码器140，将经解码列地址信号(YADD)供应到列解码器145。地址解码器110还可接收组地址信号(BADD)且将组地址信号供应到行解码器140和列解码器145两者。

[0027] 可从存储器控制器向命令端子和地址端子供应命令信号(CMD)、地址信号(ADDR)和片选信号(CS)。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，所述存取命令可包含读取命令和写入命令)。片选信号可用于选择设备100以对提供到命令端子和地址端子的命令和地址作出响应。当将作用中片选信号提供到设备100时，可解码命令和地址，且可执行存储器操作。可经由命令/地址输入电路105将命令信号CMD作为内部命令信号ICMD提供至命令解码器115。命令解码器115可包含用于对内部命令信号ICMD进行解码以产生用于执行存储器操作的各种内部信号和命令(例如用于选择字线的行命令信号和用于选择位线的列命令信号)的电路。命令解码器115可另外包含用于跟踪各种计数或值(例如，由设备100接收的刷新命令或由设备100执行的自刷新操作(例如，自刷新进入/退出序列)的计数)的一或多个寄存器。

[0028] 可从存储器阵列150中由行地址(例如，与作用中命令一起提供的地址)和列地址(例如，与读取一起提供的地址)指定的存储器单元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器115可将内部命令提供到输入/输出电路160，使得可根据RDQS时钟信号经由读取/写入放大器155和输入/输出电路160从数据端子DQ、RDQS、DBI和DMI输出读取数据。可在由读取时延信息RL定义的时间处提供读取数据，所述读取时延信息RL可编程于设备100中，例如编程于模式寄存器(图1中未示出)中。读取时延信息RL可在CK时钟信号的时钟脉冲方面进行定义。举例来说，读取时延信息RL可以是在设备100接收到读取命令之后当提供相关联的读取数据时CK信号的时钟脉冲数目。

[0029] 写入数据可供应到数据端子DQ、DBI和DMI。写入命令可由命令解码器115接收，所述命令解码器115可向输入/输出电路160提供内部命令，以使得写入数据可由输入/输出电路160中的数据接收器接收，并经由输入/输出电路160和读取/写入放大器155被供应到存储器阵列150。可在通过行地址和列地址指定的存储器单元中写入写入数据。可在由写入时延WL信息限定的时间向数据端子提供写入数据。写入时延WL信息可在设备100中编程，例如在模式寄存器(图1中未示出)中编程。可在CK时钟信号的时钟脉冲方面来定义写入时延WL信息。举例来说，写入时延信息WL可以是在设备100接收到写入命令之后当接收到相关联写入数据时CK信号的时钟脉冲数目。

[0030] 可以向电源端子供应电源电势VDD和VSS。这些电源电势VDD和VSS可被供应到内部电压产生器电路170。内部电压产生器电路170可基于电源电势VDD和VSS而产生各种内部电势VPP、VOD、VARY、VPERI等等。内部电势VPP可用于行解码器140中，内部电势VOD和VARY可用于包含在存储器阵列150中的感测放大器中，且内部电势VPERI可用于许多其它电路块中。

[0031] 还可以向电源端子供应电源电势VDDQ。电源电势VDDQ可连同电源电势VSS一起供应到输入/输出电路160。在本发明技术的实施例中，电源电势VDDQ可以为与电源电势VDD相同的电势。在本发明技术的另一个实施例中，电源电势VDDQ可以为与电源电势VDD不同的电势。然而，可将专用电源电势VDDQ用于输入/输出电路160，使得由输入/输出电路160产生的电源噪声不传播到其它电路块。

[0032] 可向时钟端子和数据时钟端子供应外部时钟信号和互补外部时钟信号。外部时钟信号CK和CKF可供应到时钟输入电路120(例如，外部时钟电路)。CK和CKF信号可互补。互补时钟信号可以同时具有相对的时钟电平和相对的时钟电平之间的转变。举例来说，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，并且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。

[0033] 包含在时钟输入电路120中的输入缓冲器可接收外部时钟信号。举例来说，当由来自命令解码器115的时钟/启用信号启用时，输入缓冲器可接收时钟/启用信号。时钟输入电路120可接收外部时钟信号以产生内部时钟信号ICK。内部时钟信号ICK可供应到内部时钟电路130。内部时钟电路130可基于从命令/地址输入电路105所接收的内部时钟信号ICK和时钟启用(图1中未示出)提供各种相位和频率受控制的内部时钟信号。举例来说，内部时钟电路130可包含接收内部时钟信号ICK且将各种时钟信号提供到命令解码器115的时钟路径(图1中未示出)。内部时钟电路130可另外提供输入/输出(IO)时钟信号。IO时钟信号可以被供应到输入/输出电路160，并且可以用作用于确定读取数据的输出定时和写入数据的输入定时的定时信号。可以多个时钟频率(例如，以外部时钟信号的一半频率提供IO时钟信号)和/或不同相位(例如，提供从外部时钟信号相移0、90、180和/或270度的IO时钟信号)提供IO时钟信号，使得可以不同数据速率从设备100输出数据以及将数据输入到所述设备。当需要高存储器速度时，较高时钟频率可以是合乎需要的。当期望较低功率消耗时，较低时钟频率可为合意的。内部时钟信号ICK还可供应给定时产生器，且因此可产生各种内部时钟信号。当设备100在减速模式中操作时，内部时钟电路130相对于供应至时钟输入电路120的外部时钟信号CK和CKF在半频率下操作。

[0034] 设备100可连接至能够利用用于临时或永久性存储信息的存储器的数个电子装置中的任一个或其组件。举例来说，设备100的主机装置可为计算装置，例如台式计算机或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字阅读器、数字媒体播放器)，或其一些组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置可以是网络连接装置(例如，交换器、路由器等)或数字图像、音频和/或视频的记录器、车辆、电器、玩具，或多个其它产品中的任一个。在一个实施例中，主机装置可直接连接到设备100；但在其它实施例中，主机装置可间接连接到存储器装置(例如，经由联网连接或通过中间装置)。

[0035] 设备100可包含‘N’个命令管线，其被配置成根据内部时钟信号并行地处理命令(例如，读取命令和/或写入命令)，所述内部时钟信号相比于外部时钟(例如，CK/CKF)具有减小了‘1/N’倍的频率。可使用跨越命令/地址输入电路105、列解码器115、存储器阵列150、输入/输出电路160和/或上文所描述的其它电路的电路系统来实施并行管线。

[0036] 为了使用并行管线协调存储器操作，命令/地址输入电路105可包含减速控制电路190，其被配置成控制并行管线(例如，偶数管线和奇数管线)用于减速模式的操作。在一些实施例中，减速控制电路190可被配置成识别减速模式操作(通过例如识别所接收的命令、读取模式寄存器等)。

[0037] 在识别减速模式之后，减速控制电路190可基于在命令/地址输入电路105处接收到的随后接收的存储器操作命令(例如，作为同步脉冲的用于自刷新退出(SRX)序列操作的第一NOP命令)来产生和控制一或多个配置信号(例如，掩蔽、启用等)。当在命令/地址输入电路105处接收到命令时，减速控制电路190可确定是在偶数时钟上还是在奇数时钟上接收到命令。基于所述确定，减速控制电路190可产生配置信号以阻挡/抑制其次接收到命令的管线。减速控制电路190可产生一或多个对应的启用或掩蔽信号并将其传送给与所述管线相对应的电路，例如命令解码器115、地址解码器110、行解码器140、列解码器145、存储器阵列150、I/O电路160，或其组合。

[0038] 图2说明根据本发明技术的实施例的内部时钟信号CK偶数206和CK奇数208、外部时钟信号CK 204和命令信号202(例如，低频率NOP/同步脉冲)的定时图200。时钟电路(例如，图1的时钟输入电路120)可处理由外部装置根据外频产生的外部时钟信号CK 204。对于偶数管线配置和奇数管线配置，所述设备可将外部时钟信号CK 204识别为2个时钟脉冲的重复序列。2个脉冲的重复序列中的每一上升边沿将对应于2个管线中的一个(例如，偶数管线或奇数管线)。出于说明性目的，将使用两管线配置描述本发明技术的实施例，其中外部时钟对应于偶数脉冲和奇数脉冲。然而，应理解，所述设备可以任何数目个管线(即，N>2)和用于时钟分频的对应模式予以实施。

[0039] 在一些实施例中，例如对于DDR装置，内部时钟电路130可基于外部时钟信号CK 204产生内部时钟信号CK偶数206和CK奇数208。给定外部时钟信号CK 204任意划分为2个脉冲的序列，内部时钟信号CK偶数206和CK奇数208的内频可为外部时钟信号204的1/2。作为说明性实例，CK偶数206可以与第一外部时钟脉冲的上升边沿对准且CK奇数208可以与紧接在第一外部时钟脉冲之后的第二外部时钟脉冲的上升边沿对准。对于DDR实施方案，内部时钟信号CK偶数206和CK奇数208可用以协调存储器装置与控制器/主机之间的数据(例如，读取数据)的传送。

[0040] 所述设备可在偶数管线中根据CK偶数206且在奇数管线中根据CK奇数208接收命令信号202(例如，同步脉冲)。在命令信号202的设置时间(tSU)之后，设备100可识别偶数时钟信号或奇数时钟信号中的哪一个首先具有上升边沿。虽然命令信号202与CK偶数206的上升边沿210和CK奇数208的上升边沿212重叠，但设备100可将CK偶数206识别为具有在tSU之后的下一/第一上升边沿(例如，CK偶数206的上升边沿210)。因此，在所说明实例中，首先检测到命令信号202并且由偶数管线根据CK偶数206对其进行处理。

[0041] 图3是根据本发明技术的实施例的被配置成用于识别在减速模式中使用的管线的电路(例如，图1的减速控制电路190或其部分)的框图300。所述设备(例如，图1的设备100)可包含设置/重置块306(例如，设置/重置闩锁器)以确定是奇数管线还是偶数管线首先捕获到同步脉冲(例如，命令信号202或对应CA地址包)。所述设备可识别首先捕获到同步脉冲的管线并且阻挡其次捕获到同步脉冲的管线。

[0042] 所述设备可使用两级移位器组件以产生阻挡次级管线的掩模。举例来说，掩模产生块302可当在偶数管线中首先捕获到NOP命令(例如，NOP 316)时产生用于奇数管线的掩模。偶数掩模产生块308可当在奇数管线中首先捕获到NOP命令(例如，NOP 318)时产生用于偶数管线的掩模。

[0043] 在图3的说明性实例中，在CK门控电路块310检测偶数管线中的NOP 316之前，CK门控电路块304可检测奇数管线中的NOP 318。设置/重置块306可通过重置用以经由偶数管线接收命令的时钟(例如，用以捕获命令地址位的第一时钟，以及用以捕获经解码命令的第二时钟)来用掩模阻挡偶数管线。设置/重置块306可通过将奇数管线设置为接收数据的仅有管线来解码奇数管线中的命令。换句话说，NOP命令中的互补者可用作在第一级(例如，产生电路302/308)中产生掩模的触发器。NOP中的对应者可用作第二级(例如，门控电路304/310)处的触发器以识别首先接收到命令的管线。

[0044] 图4说明根据本发明技术的实施例的被配置成用于识别当在减速模式中操作时的管线的电路400和电路450。电路400可包含图3的掩模产生块302和图3的门控电路304的详细实例，且电路450可包含图3的掩模产生块308和图3的门控电路310的详细实例。

[0045] 在电路400中，块404(例如，时钟门控)可对应于门控电路304。块404可接收对如下内容的指示：在奇数管线中检测到同步脉冲之前，在偶数管线中检测到同步脉冲(例如，NOP‑E1)。电路400可包含一组逻辑组件406，其对应于掩模产生块302并且产生用于奇数管线的掩模(例如，MaskNOPOF)以阻挡/抑制奇数管线。块404可在奇数管线的掩模(MaskNOPOF)下使用NOP‑O1D作为时钟门控404的时钟输入，以检测命令是否到达奇数管线中。

[0046] 在电路450中，块454(例如，时钟门控)可对应于门控电路310。块454可接收对如下内容的指示：在偶数管线中检测到同步脉冲之前，在奇数管线中检测到同步脉冲(例如，NOP‑O1)。电路450可包含一组逻辑组件456，其对应于掩模产生块308并且产生用于偶数管线的掩模(例如，MaskNOPOF)以阻挡/抑制偶数管线。块454可在偶数管线的掩模(MaskNOPEF)下使用NOP‑E1D作为时钟门控454的时钟输入，以检测命令是否到达偶数管线中。

[0047] 电路400和450可包含用于确定是奇数管线还是偶数管线首先捕获到同步脉冲并且产生掩模以阻挡其次捕获到同步脉冲的管线的电路系统。举例来说，电路400和450可包含用以识别首先捕获到同步脉冲的管线并阻挡替代性管线的反相器或NOT门、NAND门、NOR门、缓冲器门设置/重置块或任何组件的布置。

[0048] 图5说明根据本发明技术的实施例的被配置成用于在减速模式操作期间解除激活或停用管线的电路500和电路550。换句话说，电路500和550可表示用以在减速模式中阻挡不首先接收到同步脉冲的管线的机构。因此，电路500、电路550或这两者可对应于图3的设置/重置块306或上文所描述的其它电路。

[0049] 一旦所述设备(例如，图1的设备100)识别首先捕获到同步脉冲的管线(例如，偶数管线或奇数管线)，所述设备便可抑制/阻挡其次捕获到同步脉冲的管线(未被选择的或其次接收管线)。阻挡其次接收管线可确保命令在首先接收管线中经解码而非使跨这两个管线的工作倍增。阻挡其次接收管线也可确保所述设备通过在减速操作期间利用一半频率时钟(例如，偶数时钟或奇数时钟)和相关过程/管线来节约功率和其它资源。

[0050] 所述设备可产生用以阻挡其次接收管线的两个或更多个信号。第一信号(例如，由减速检测电路500产生的输出)识别所述设备是否在减速模式中操作。举例来说，命令(例如，GDLockout＝高)可指示所述设备将进入减速模式或已经在减速模式中操作。

[0051] 第二信号(例如，由捕获识别电路550产生的输出)识别是在偶数管线中还是在奇数管线中首先捕获到同步脉冲。举例来说，命令(例如，SwapEOLockout＝高)指示首先在偶数管线中检测到同步脉冲。在第二实例中，命令(例如，SwapEOLockout＝低)指示首先在奇数管线中检测到同步脉冲。电路550可基于检测信号(例如Even‑detectedF和/或Odd_detected)产生输出。在一些实施例中，电路550可基于图4的电路400和450、图3的时钟门控电路304和310或其组合提供的检测结果产生SwapEOLockout。电路550可通过在触发器组件中接收到Even‑detectedF信号来识别偶数管线首先接收到同步脉冲。

[0052] 当在偶数脉冲上接收到命令信号202时，所述设备可利用第一信号和第二信号通过产生“重置”信号来阻挡其它管线(例如，奇数管线)。重置信号可重置在下游用以捕获命令地址位(例如在图1的地址命令输入电路105处)的时钟(例如，ClckCA)并且重置用以捕获经解码命令(例如在图1的命令解码器115处)的时钟(例如，ClkM)。通过重置其它管线的这些时钟，所述设备可防止在其它管线中捕获命令地址位或经解码命令，且首先捕获到同步脉冲的管线可保持操作性。举例来说，在电路550中，触发器组件可接收防止在奇数管线中捕获命令地址位或经解码命令的重置信号。

[0053] 电路500和550可包含用于在所述设备在减速模式中操作的同时阻挡未使用的管线(例如，未能首先接收到命令的管线)的电路系统。举例来说，电路500和550可包含用以阻挡其次捕获到同步脉冲的管线的反相器或NOT门、NAND门、NOR门、缓冲门、设置/重置块或任何组件的布置。

[0054] 图6说明根据本发明技术的实施例的配置有减速模式的进入逻辑的电路600。设备(例如，图1的设备100)可通过多种操作进入减速模式。在一些实施例中，设备通过模型预测控制(MPC)命令后跟同步脉冲(例如，NOP命令)而进入减速模式。一旦所述设备识别首先捕获到同步脉冲的管线，所述设备便可抑制/阻挡其它管线。

[0055] 在一些实施例中，所述设备在模式寄存器位(例如，MR13[4])经设置时，通过充当同步脉冲的自刷新退出(SRX)序列操作的第一NOP进入减速模式。如果所述设备以相同频率进入自刷新(SREF)操作，那么所述设备可忽略模式寄存器位的状态并且维持前一减速启用/停用状态。举例来说，触发寄存器(例如，影子寄存器602和604)可在所述设备进入SREF操作之前存储当前减速状态。基于SREF操作是否在相同频率下(当前或在SREF操作进入之前)，多路复用减速状态以在SRX序列操作的同步脉冲下执行。举例来说，多路复用器电路(例如，组件606)可确定所述设备是在当前模式寄存器状态中还是在前一模式寄存器状态中。

[0056] 在每个SRX序列操作处，所述设备退出(例如经由组件608)减速模式并且用同步脉冲重新同步。归因于用同步脉冲重新同步，在所述设备进入SREF操作时，所述设备需要退出减速模式，使得可双态切换这两个半频率时钟(例如，偶数时钟和奇数时钟)。在减速模式期间，与选定管线相关联的时钟操作，这是由于所述管线和时钟被抑止。这两个半频率时钟需要操作，因此所述设备可在奇数管线或偶数管线中重新捕获同步脉冲并且确定需要抑止所述管线。

[0057] 电路600可包含用于设备进入减速模式的电路系统。举例来说，电路600可包含用以进入并操作减速模式的反相器或NOT门、NAND门、NOR门、缓冲门、设置/重置块、触发寄存器、多路复用器或任何组件或命令的布置

[0058] 图7是说明根据本发明技术的实施例的操作设备(例如，图1的设备100)的示例方法700的流程图。方法700可用于实施上文所描述的管线识别电路、管线阻挡电路和/或减速进入逻辑电路。

[0059] 在框702处，设备100可进入减速模式。设备100可通过多种操作进入减速模式。在第一实例中，设备100通过MPC命令后跟同步脉冲而进入减速模式。在第二实例中，设备100在模式寄存器位经设置时通过与同步脉冲的SRX序列操作进入减速模式。在图6中提供关于减速模式进入的额外细节。

[0060] 设备100可从外部装置接收同步脉冲(例如，NOP命令等等)。在框704处，设备100可识别首先捕获到同步脉冲的管线(例如，偶数管线或奇数管线)。举例来说，设备100识别偶数管线中的同步脉冲。

[0061] 在框706处，设备100可产生用于其次捕获到同步脉冲的管线的掩模。举例来说，一旦设备100识别在偶数管线中首先捕获到同步脉冲，设备100产生用于其次捕获到同步脉冲的奇数管线的掩模。在图3和4中提供关于识别首先捕获到同步脉冲的管线以及产生掩模的额外细节。

[0062] 在框708处，设备100可阻挡/抑制不首先接收到同步脉冲的被掩蔽管线。举例来说，一旦设备100识别在偶数管线中首先捕获到同步脉冲，设备100便阻挡/抑止奇数管线，使得命令仅在偶数管线中经解码。设备100可通过重置用以经由第二管线接收命令的时钟(例如，用以捕获命令地址位的第一时钟，以及用以捕获经解码命令的第二时钟)来阻挡第二管线。在图5中提供关于抑制在减速模式期间不首先接收到同步脉冲的管线的额外细节。在框710处，设备100可解码来自首先捕获到同步脉冲的管线的命令。举例来说，设备100解码来自偶数管线的命令。

[0063] 归因于设备100根据半频率时钟在减速模式中操作，在设备100在减速模式中操作的同时，单个时钟边界(例如，1tCK)可被强制为双倍时钟边界(例如，2tCK边界)或被消除。举例来说，无论控制器是否将2N模式的MPC命令设置为1N，设备100当在减速模式中操作时都需要被强制到2N状态，这是因为所有命令都是在2N循环上从同步脉冲发出的。如果设备
100在1N模式中操作，那么可根据偶数时钟循环和奇数时钟循环两者接收命令。另外，需要改变取决于单个时钟的任何逻辑(例如，CA训练逻辑)。取决于在减速中有作用的管线(例如，偶数管线或奇数管线)，必须针对在减速模式期间有作用的单个时钟逻辑多路复用与所述管线相对应的时钟。

[0064] 图8是包含根据本发明技术的实施例的设备的系统的示意图。上文参考图1到7描述的任何一种上述设备(例如，存储器装置)可并入到或实施于存储器(例如，存储器装置800)或大量更大和/或更复杂的任一系统中，其代表性实例是图8中示意性地展示的系统
880。系统880可包含存储器装置800、电源882、驱动器884、处理器886和/或其它子系统或组件888。存储器装置800可包含大体上类似于上文参考图1‑7所描述设备的特征的那些特征，且因而可包含来自主机装置的用于执行直接读取请求的各种特征。所得系统880可执行广泛的多种功能中的任一种，例如存储器存储、数据处理和/或其它合适的功能。因此，代表性系统880可以包含但不限于手持式装置(例如，移动电话、平板计算机、数字阅读器和数字音频播放器)、计算机、车辆、电器和其它产品。系统880的组件可容纳在单个单元中或(例如，通过通信网络)分布在多个互连单元上。系统880的组件还可包含远程装置和多种计算机可读媒体中的任一种。

[0065] 综上所述，应了解，本文中已经出于说明的目的描述了本发明技术的具体实施例，但是可以在不偏离本公开的情况下进行各种修改。另外，在特定实施例的上下文中描述的新技术的某些方面也可在其它实施例中组合或去除。此外，尽管已经在那些实施例的上下文中描述了与新技术的某些实施例相关联的优点，但其它实施例也可以显示此类优点，且并非所有的实施例都要显示此类优点以落入本发明技术的范围内。因此，本发明和相关联的技术可以涵盖未明确地在本文中示出或描述的其它实施例。

[0066] 在上文所说明的实施例中，已在DRAM装置的上下文中描述了所述设备。然而，除DRAM装置以外或代替DRAM装置，根据本发明技术的其它实施例配置的设备可包含其它类型的合适的存储媒体，例如并入有基于NAND或基于NOR的非易失性存储媒体(例如，NAND快闪)的装置、磁性存储媒体、相变存储媒体、铁电存储媒体等。

[0067] 如本文中所使用的术语“处理”包含操控信号和数据，例如写入或编程、读取、擦除、刷新、调整或改变值、计算结果、执行指令、汇编、传送，和/或操控数据结构。术语数据结构包含布置为位、字或码字、块、文件、输入数据、系统产生的数据(例如，计算出的或产生的数据)以及程序数据的信息。此外，如本文中所使用的术语“动态”描述在对应装置、系统或实施例的操作、使用或部署期间以及在运行制造商的或第三方固件之后或同时发生的过程、功能、动作或实施方案。动态进行的过程、功能、动作或实施方案可能在设计、制造和初始测试、设置或配置后或之后发生。

[0068] 足够详细地描述以上实施例以使得所属领域的技术人员能够制作并使用所述实施例。然而，相关领域的技术人员将理解，所述技术可具有额外实施例，且所述技术可在没有上文参考图1‑8描述的实施例的若干细节的情况下实践。