[0001] 本发明涉及一种堆迭式存储器的时序调整装置及其方法。

[0002] 包括逻辑芯片和存储器芯片的堆迭半导体装置可通过晶圆上晶圆(WoW)技术制造而得。有一种架构是通过单一逻辑芯片和存储器芯片(包括M×N个存储器块元，M和N为整数)而形成堆迭式半导体装置。单一逻辑芯片的大小等于存储器芯片的大小(MxN个存储器块元(tile))。多个块元像磁砖一样排列在晶圆上以制造出存储器芯片。

[0003] 在这样的结构中，当逻辑芯片控制着大量的存储器块原(所有存储器块元具有相同的特性)时，设计和构建整个产品变得困难。

[0004] 图1A绘示了用来描述在存储器装置的输入侧的偏斜(skew)问题的发生的例示性架构。在图1A，堆迭式DRAM器件包括16个DRAM块元1的DRAM芯片和包括一个逻辑存储器控制器2的逻辑芯片，其中逻辑芯片以面对面接合的方式堆迭在存储器芯片上。逻辑芯片的大小等于存储芯片的大小。逻辑存储器控制器2控制所有DRAM块元1。逻辑存储器控制器2通过命令线、地址线和数据线向每个DRAM块1的触发器3、3'提供命令CMD、地址和要写入的数据。此外，逻辑存储器控制器2还通过时钟信号线向每个DRAM块元1的触发器3、3'提供时钟信号CLK。

[0005] 如图所示，由于只有一个逻辑存储器控制器2，命令CMD、地址ADD、数据DIN和时钟信号CLK的信号路径从逻辑存储器控制器2到每个DRAM块元1都是不同的。一般而言，要求每个DRAM块元1的特性相同，使得每个DRAM块元1的命令/地址和数据的设定时间和保持时间相同。然而，对于具有一个逻辑存储器控制器2的架构，其设计难度很大。相同地，如图1B所示，每个DRAM块元1的输出也都有相同的问题。对于具有一个逻辑存储器控制器2的架构，很难使相对于时钟信号CLK的数据输出具有相同的输出延迟时间和偏移时间。

[0006] 在这种情况下，需要设计信号线的布线树结构，使从逻辑存储器控制器2到每个DRAM块元1形成有相同布线长度。然而，这使得设计变得复杂。另外，可能会增加逻辑存储器控制器2的数量，但这会使逻辑芯片的尺寸变大。

[0007] 结果，当逻辑芯片控制大量DRAM块元时，这种存储器结构的设计变得复杂并且难以构建整个产品。

[0065] 图2绘示根据本发明一实施例的例示性记忆块元架构。存储器芯片可包括以M×N阵列架构所设置的多个存储器块元，其中M和N是整数。每个存储器块元都是相同的结构。在以下实施例中，以DRAM块元作为例子进行说明。DRAM块元10包括存储器阵列11、X‑解码器12a、Y‑解码器12b、存储器控制电路14和数据输入/输出电路16。存储器阵列11包括多条字线WL和多条位线BL，记忆胞分别设置在字线WL和位线BL的交叉处。X解码器12a和Y解码器
12b用于指定特定记忆胞以进行写入或读取。

[0066] 此外，存储器控制电路14或控制逻辑用于控制DRAM块元10的操作。在一个例子中，存储器控制电路14可以包括地址锁存电路(address latch)14a、时序控制电路(timing controller)14b和模式寄存器电路(mode register)14c。数据输入/输出电路16用于响应于时钟信号CLK的数据输入(写入)和数据输出(读取)，并且可以由I/O缓冲器实现。对于本领域的技术人员而言，存储器控制电路14和数据输入/输出电路16可以是任何适合DRAM块元的架构，本发明并不特别限制实施方式。

[0067] 根据本发明的实施例，存储器控制电路14还可以包括时序调整装置(第一时序调整装置)100，用于调整命令和地址相对于时钟信号CLK的边沿(上升沿或下降沿)的位移量。此外，数据输入/输出电路16还可以包括用于数据输入部(例如数据输入缓冲器)的时序调整装置100，以调整输入数据相对于时钟信号CLK的边沿(上升沿或下降沿)的位移量。

[0068] 此外，根据本发明的另一实施例，数据输入/输出电路16还可以包括数据输出部分的时序调整装置(第二时序调整装置)200，以调整输出数据相对于时钟信号CLK的边沿(上升沿或下降沿)的位移量。

[0069] 根据该实施例，为了促进堆迭式存储器装置的设计，本发明提供了一种解决方案，以针对DRAM块元的输入调整相对于时钟信号CLK的设定/保持时间的特性，并对DRAM块元的输出，调整相对于时钟信号CLK的输出延迟时间和偏斜时间。本发明在存储器控制电路14与数据输入/输出电路16的数据输入部提供了时序调整装置100，用于调整命令、地址和输入数据相对于时钟信号CLK边沿的位移量。另外，本发明在数据输入/输出电路16的数据输出部也可以提供时序调整装置200，用于调整输出数据相对于时钟信号CLK的边沿的位移量。

[0070] 图3A和图3B绘示用于堆迭式存储器装置的时序调整装置。堆迭式存储器装置包括例如逻辑芯片和具有多个存储器块元的存储器芯片。存储器芯片的背面以面对面的方式连接到逻辑芯片。在下面的描述中，存储器芯片以DRAM芯片为例。

[0071] 参考图2和图3A，时序调整装置100设置在每个DRAM块元10的输入侧，即在DRAM块元10的存储器控制电路14中和数据输入/输出电路16的数据输入部中。输入侧是指命令CMD(例如DRAM规格中所定义的命令CKE、CS、RAS、CAS、WE)、地址ADD和数据DIN等被输入到DRAM块元10的一侧。

[0072] 时序调整装置100包括选择器102和触发器104。触发器104具有信号输入路径(或第一输入路径)106a、时钟输入路径(或第二输入路径)106b和输出。选择器102具有多个输入路径和一个输出。选择器102被配置为接收输入信号(CMD/ADD/DIN)，该输入信号可以是要输入到存储器阵列12的命令、地址和数据。选择器102响应于选择信号SEL选择其中一个输入路径，以将输入信号输出至触发器104的信号输入路径106a。亦即，选择器102的输出耦接到触发器104的信号输入路径106a。触发器104的输出则提供给DRAM块元10的存储器阵列12。根据本发明一实施例，如图3A所示，时序调整装置100设置在信号输入路径106a中。

[0073] 在本实施例中，触发器104例如是D型触发器，其第一输入端与第二输入端分别接收输入信号与时钟信号CLK。经适当修改，本实施例也可使用其他类型的触发器。另外，在此以上升边沿触发的触发器为例进行说明。然而，也可以使用下降边沿触发触发器。

[0074] 此外，设置在存储器控制电路14中的选择器102的输入路径可以接收命令CMD、地址ADD，设置在数据输入/输出电路16的数据输入部中的选择器102的输入路径可以接收输入数据DIN。

[0075] 此外，选择器102的每条输入路径可以为输入信号提供不同的延迟时间。例如，在图3A所示的例子中，选择器102有五个输入路径，第一输入路径不设置延迟单元，第二至第五输入路径分别设置1至4个延迟单元，因此输入信号可以被提供给触发器104而没有被延迟，或相对于时钟信号CLK的边沿而具有不同的延迟时间(或位移量)。在一个实施例中，选择信号SEL由模式寄存器14c提供。模式寄存器设定(mode register set，MRS)命令是提供给选择器102。通过选择选择器102的其中一条输入路径，可以变更命令和地址的设定时间tIS和保持时间tIH以及输入数据DIN的设定时间tDS和保持时间tDH。因此，可以改变逻辑芯片的设定/保持时间tIS、tHS和tDS、tDH，逻辑芯片可以选择合适的设定/保持时间tIS、tHS和tDS、tDH的值，以方便整体使用MxN个DRAM块元的存储器装置的设计。

[0076] 图4A和图4B绘示根据本发明一实施例的时序调整效果的时序图。例如在图4A中，选择器102选择具有一个延迟单元的输入路径，命令ACT、WR和地址A[10:0](X0，Y0)的设定时间tIS较大，而命令ACT和地址A[10:0]的保持时间tIH较小。此外，输入数据DIN[63:0](D0，D1，D2，D3，…)的设定时间tDS较大，而命令ACT和地址A[10:0]的保持时间tIH较小。

[0077] 例如在图4B中，选择器102选择了具有三个延迟单元的输入路径，命令ACT、WR和地址A[10:0](X0，Y0)的设定时间tIS较小，而命令ACT、WR和地址A[10:0](X0，Y0)的保持时间tIH较大。此外，输入数据DIN[63:0](D0，D1，D2，D3，…)的设定时间tDS较小，而输入数据DIN[63:0](D0，D0，D1、D2、D3、……)的保持时间tDH较大。

[0078] 因此，通过使用时序调整装置100，可以修改相对于时钟信号CLK的边沿的设定/保持时间tIS、tHS和tDS、tDH。

[0079] 根据本发明的另一实施例，如图3B所示，时序调整装置100可配置在时钟输入路径106b中，以偏移时钟信号CLK的上升沿或下降沿。以这种方式，也可以修改相对于时钟信号CLK的边沿的建立/保持时间tIS、tHS和tDS、tDH。

[0080] 图5绘示根据本发明另一实施例的用于堆迭式存储器装置的时序调整装置。参见图2和图5，时序调整装置200设置在每个DRAM块元10的输出侧，即DRAM块元10的数据输入/输出电路16的数据输出部。输出侧是指存储在DRAM块元10的存储器阵列12中的数据被读出的一侧。

[0081] 与上述时序调整装置100类似，时序调整装置200包括选择器202和触发器204。触发器204具有用于接收来自存储器阵列12的内部输出数据的第一输入(D)和用于接收时钟信号CLK的第二输入(OE，输出致能)。选择器202具有多个输入路径和输出。选择器202被架构成为接收触发器204的输出。选择器102响应于选择信号SEL而选择其中一条输入路径，以将输出数据(QS，DOUT)输出。

[0082] 在本实施例中，触发器104是以D型触发器为例子。但是，在适当修改下，也可使用其他类型的触发器。另外，在此是以上升沿触发的触发器为例进行说明。然而，也可以使用下降沿触发触发器。

[0083] 此外，选择器202的每个输入路径可以为来自存储器阵列12的输出数据提供不同的延迟时间。例如，在图5所示的例子中，选择器202具有三个输入路径，第一输入路径不设置延迟单元，第二至第三输入路径分别设置1至2个延迟单元，因此输出数据(QS、DOUT)可以相对于时钟信号CLK的边沿没有被延迟或以不同的延迟时间(或位移量)进行输出(读取)。在一个实施例中，选择信号SEL由模式寄存器14c提供。模式寄存器设定置(MRS)命令是提供给选择器102。通过选择选择器202的其中一条输入路径，可以修改输出数据QS、DOUT的输出延迟时间tQSCK和偏斜时间tQSQ。这里，数据选通信号QS是一时钟信号，并且输出数据DOUT可以相对于数据选通信号QS的边沿被输出。输出延迟时间tQSCK是相对于时钟信号CLK的边沿(上升沿或下降沿)的位移量。输出数据DOUT的偏移时间tQSQ是相对于数据选通信号QS的边沿的位移量。

[0084] 因此，来自逻辑芯片的输出延迟时间tQSCK和偏斜时间tQSQ可以被改变，逻辑芯片可以为输出延迟时间tQSCK和偏斜时间tQSQ选择合适的值，以方便使用MxN个DRAM块元的整体设计。

[0085] 图6A和图6B绘示根据本发明另一实施例的时序调整效果的时序图。例如，在图6A，选择器202选择了具有两个延迟单元的输入路径，数据选通信号QS相对于时钟信号CLK的边沿的输出延迟时间tQSCK较大，而数据输出DOUT[63:0](Q0，Q1，Q2，Q3，…)的偏斜时间tQSQ是大的。

[0086] 此外，如图6B所示，选择器102选择了没有延迟单元的输入路径，数据选通信号QS相对于时钟信号CLK的边沿的输出延迟时间tQSCK较小，而数据输出DOUT[63:0](Q0，Q1，Q2，Q3，…)的偏斜时间tQSQ是小的。

[0087] 图7绘示根据本发明另一实施例的用于堆迭式存储器装置的时序调整装置的变化例。图7所示的配置是图3A至图3B中的选择器102和图5中的选择器202的实施例的变化例。如上所述，选择器102或选择器202是响应于基于来自模式寄存器电路14c的MRS的选择信号SEL而做出选择。

[0088] 在图7中，DRAM块元10还包括可编程元件，例如一次性可编程(OTP)元件、激光熔丝等。在该变化的实施例中，OTP元件或激光熔丝用于提供选择器控制信号以控制选择器102、202来选择输入路径，进而修改命令、地址的设定/保持时间tIS/tSH、输入数据的设定/保持时间tDS/tDH，或输出数据的输出延迟时间/偏移时间tQSCK/tQSQ。

[0089] 图8A至图8C绘示根据本发明另一实施例的具有时序调整功能的堆迭式存储器装置的架构。图8A绘示存储器芯片的每个DRAM块元的例示性布局，图8B图绘示逻辑芯片中的例示性布局，而图8C图绘示逻辑芯片堆迭在存储器芯片上之后的例示性布局。在此例中，一个存储器芯片有9个DRAM块元，逻辑芯片有一个逻辑存储器控制器。

[0090] 在逻辑芯片中，具有多条信号线和时钟信号线。如上所述，多条信号线用于将来自逻辑存储器控制器的命令CMD、地址ADD和数据DIN提供给DRAM块元DRAM‑1～DRAM‑9中的每一个，并且信号线用于提供从逻辑存储器控制器到每个DRAM块元DRAM‑1～DRAM‑9的时钟信号CLK。多条信号线和时钟信号线设置在对应于每个DRAM块元DRAM‑1～DRAM‑9的位置。

[0091] 在存储器芯片中，有多个RDL(重新分布线)绕线和时钟信号线，其设置在每个DRAM块元DRAM‑1～DRAM‑9中，并连接到每个DRAM块元DRAM‑1～DRAM‑9的输入端。每条RDL绕线以往返(迂回)图案形成，并且具有不同的长度。

[0092] 在将逻辑芯片堆迭到存储器芯片上之后，DRAM块元DRAM‑1～DRAM‑9中的多条RDL绕线中的每一条连接到逻辑芯片中的多条信号线，并且每条时钟信号线DRAM块元中的DRAM‑1～DRAM‑9连接到逻辑芯片中的时钟信号线。

[0093] 在此架构中，因为在每个DRAM块元DRAM‑1～DRAM‑9中，通过从逻辑芯片到DRAM块元的具有不同长度的RDL绕线，故从逻辑芯片到DRAM块元的信号传输时间是不同的。因此，命令CMD、地址ADD和数据DIN的设定/保持时间tIS、tIH、tDS、tDH可以相对于时钟信号CLK的边沿偏移。

[0094] 例如，当DRAM块位于逻辑存储控制器的远侧时，设定时间tIS、tDS较大而保持时间tIH、tDH较小。当DRAM块位于逻辑存储控制器的近侧时，设定时间tIS、tDS较小，而保持时间tIH、tDH较大。在此条件下，调整每条RDL布线的布线长度，使得当DRAM块位于逻辑存储器控制器的远侧时，DRAM块元的RDL绕线的绕线长度较短；当DRAM块位于逻辑存储器控制器的近侧时，DRAM块元的RDL绕线的长度较长。此外，如果DRAM块元与逻辑存储器控制器的距离相等，则DRAM块元的绕线长度可以相同。

[0095] 对于本领域的技术人员来说显而易见的是，在不脱离本公开的范围或精神的情况下，可以对所公开的实施例进行各种修改和变化。鉴于前述内容，本公开旨在涵盖修改和变化，前提是它们落入所附权利要求书及其等同物的范围内。