[0001] 本公开涉及一种用于生产半导体器件的方法和一种半导体器件。

[0002] 文献US2010/155833 A1涉及一种具有竖直型MOSFET的半导体器件及其制造方法。文献CN 110 581 071A涉及一种用于降低沟槽型DMOS的生产成本的方法。文献US 2020/
066579A1涉及一种具有可靠的可验证p型触点的功率半导体器件。文献US 2009/246923A1涉及一种形成具有自对准特征的屏蔽栅极FET的方法。

[0003] 需要一种用于生产半导体器件的改进的方法，例如一种具有数量低的方法步骤的方法和/或一种允许生产小结构的方法。此外，需要一种改进的半导体器件，例如一种具有小结构的半导体器件。

[0065] 图1示出了用于生产半导体器件的方法的示例性实施例的流程图。在步骤S1中，提供半导体主体，在该半导体主体的顶侧上具有掩模。至少一个沟槽从顶侧延伸到半导体主体中，并且半导体主体的功能部分与沟槽横向相邻形成。在与沟槽重叠的第一区段中，掩模比在与功能部分重叠的第二区段中更厚。在步骤S2中，在功能部分中在顶侧下方且与沟槽相邻形成第一导电类型的第一区域。形成第一区域包括：将第一类型掺杂剂穿过顶侧注入到功能部分中。在步骤S3中，将保护层沉积到掩模上。保护层在沟槽和功能部分之上横向延伸。在步骤S4中，在顶侧下方形成第二导电类型的第二区域。形成第二区域包括：将第二类型掺杂剂穿过保护层并穿过顶侧注入到功能部分中。与沟槽相邻的第一区域的至少一部分由此得以保留。

[0066] 在图2中所示的方法的示例性实施例的位置中提供了半导体主体1。半导体主体1具有平行于半导体主体1的主延伸平面的顶侧10。例如，半导体主体1由Si或SiC组成。半导体主体1可被轻微掺杂，使得其为第一导电类型。下文中，作为示例，假设第一导电类型为电子导电且相应的掺杂为n型掺杂。因此，半导体主体1被轻微n型掺杂。在顶侧10上，形成(例如，光阻的)掩模7。掩模7的结构例如是借助光刻生成的。

[0067] 在图3的位置中，已执行了注入工艺，其中已将呈p型掺杂剂(例如，硼)形式的第二类型掺杂剂穿过顶侧10注入到半导体主体1中。第二类型掺杂剂已积聚在位于顶侧10的正下方的区域中并且已形成p型掺杂区域14(本文中称为第三区域14)。在图3中，第三区域1419 ‑3
中的掺杂浓度例如为近似1·10 cm 。第三区域14主要或仅形成在未被掩模7覆盖的区域中。

[0068] 图4示出了在已执行驱动工艺或者退火工艺之后的位置，通过该驱动工艺或者退火工艺，第二类型掺杂剂已进一步漂移到半导体主体1中。由此，p型掺杂的第三区域14已扩展到半导体主体1中，使得形成了两个横向间隔开的p阱。在图4中，借助具有不同掺杂浓度的两个区段14a、14b来图示第三区域14的掺杂轮廓。区段14a具有比区段14b更大的掺杂浓16 ‑3 18 ‑3
度。例如，区段14a具有在近似8.3·10 cm 与近似1.7·10 cm 之间的掺杂浓度，并且区段
14 ‑3 16 ‑3
14b具有在近似2.1·10 cm 与近似8.3·10 cm 之间的掺杂浓度。实际上，掺杂浓度可从区段14b的下部分逐渐增加到区段14a的上部分。

[0069] 半导体主体1的第四区域15仍然为n型掺杂，即在驱动工艺期间，最初为n型掺杂的半导体主体1的这个区域并未转换为p型掺杂区域。例如，第四区域15中的掺杂浓度为近似13 ‑3
1·10 cm 。

[0070] 图5示出了该方法中的位置，其中多个沟槽2被引入到半导体主体1中。每个沟槽2从顶侧10延伸到半导体主体1中，且由此沿从顶侧10到半导体主体1的内部中的方向逐渐变细。沟槽2的表面覆盖有电绝缘层21，该电绝缘层还覆盖半导体主体1的顶侧10。绝缘层21例如由SiO2形成。此外，沟槽2填充有导电材料20，例如高掺杂的多晶硅。

[0071] 功能部分11、11a(也称为通道部分或台面)横向形成在每对沟槽2之间。两个内沟槽2之间的功能部分11在本文中被称为功能部分11，而在功能部分11的左侧和右侧上的功能部分11a在本文中被称为另外的功能部分11a或者伪功能部分11a。功能部分11的最大宽度大于伪功能部分11a的最大宽度(也见图23，其在顶侧10的平面图中示出了半导体主体1)。

[0072] 在图6中，将(例如，光阻的)辅助掩模30形成在半导体主体1的顶侧10上。辅助掩模30的结构化已例如借助光刻工艺完成。已完成结构化，使得在与功能部分11、11a重叠的区域中，光阻30被完全移除，使得暴露绝缘层21。在与沟槽2重叠的区域中，光阻30并未被完全移除。

[0073] 图7示出了其中已执行蚀刻工艺的位置。在该蚀刻工艺中，绝缘层21在与功能部分11、11a重叠的区域中被蚀刻的程度比在受光阻30保护的区域中被蚀刻的程度更加强烈。以这种方式，形成了绝缘层21的材料的掩模3。掩模3包括与沟槽2重叠的第一区段31、以及与功能部分11、11a重叠的第二区段32。在第一区段31中，掩模3比在第二区段32中更厚。

[0074] 图11和图12示出了功能部分11、11a的详细视图。此处，可以看到，第一区段31与第二区段32之间的台阶沿朝向沟槽2的方向相对于沟槽2的横向表面缩进。因此，第二区段32在整个功能部分11、11a之上延伸并与沟槽2部分地重叠。

[0075] 在图8中所示的位置中，再次将第二类型掺杂剂穿过半导体主体1的顶侧10注入到功能部分11、11a中。第二类型掺杂剂可再次为p型掺杂剂(例如，硼)。在功能部分11、11a的区域中，顶侧10下方的p型掺杂浓度增加。该注入是利用具有垂直于顶侧的主注入方向的定向注入方法来完成的。

[0076] 图9示出了在驱动工艺之后的位置，其中第二类型掺杂剂已进一步漂移到半导体主体中，使得p型掺杂的第三区域14的掺杂轮廓已改变。现在使用三个区段14a、14b、14c来图示掺杂轮廓。在第三区段14c中，掺杂浓度是最大的。掺杂轮廓实际上从第一区段14a到第三区段14c逐渐改变。

[0077] 在图10的位置中，示出了工艺步骤，其中将第一类型掺杂剂穿过顶侧10注入到功能部分11、11a中。在这种情况下，第一类型掺杂剂是n型掺杂剂(例如，As或P)。为了注入第一类型掺杂剂，使用定向注入方法，其中倾斜角度α的大小大于零，例如大于45°。由于这种倾斜式注入，功能部分11、11a的区域被掩模3的第一区段31遮挡。这在图11和图12中被进一步图示，其中更详细地示出了功能部分11和伪功能部分11a。

[0078] 如图11中可以看到，注入的倾斜角度α被选择为近似|atan((D+W)/H)|，例如|atan((D+W)/H)|±10°，其中H是掩模3在第一区段31中的厚度，W是功能部分11在顶侧10处的沿横向方向测量的宽度，且D是掩模3的第一区段31与功能部分11之间的沿横向方向的距离。由于该倾斜角度α，功能部分11的主要区域被掩模3的第一区段31遮挡，且仅有与沟槽2相邻的小区域未被遮挡。

[0079] 在图12中，更详细地示出了伪功能部分11a。由于伪功能部分11a的宽度相比于功能部分11较小，伪功能部分11a的整个区域都被掩模3的第一区段31遮挡。

[0080] 如图10和图11中可以看到，由于倾斜式注入，形成了与沟槽2相邻的n型掺杂的第一区域12。在功能部分11的其余部分中，由第一区段31实现的遮挡是如此高效，以至于没有出现掺杂转换，即该其余部分仍然为p型掺杂。在伪功能部分11a中也没有出现转换，使得在顶侧10处伪功能部分11a仍然为p型掺杂。

[0081] 图13和图14示出了第一类型掺杂剂的注入的进一步的步骤，其中倾斜角度α已被反转(注入方向已成镜像)。再次，只有功能部分11的与沟槽2相邻的小区域转变为n型的第一区域12。其余部分被掩模3的第一区段31高效地遮蔽。

[0082] 图15和图16示出了在已执行驱动工艺之后的位置，其中第一类型掺杂剂已进一步漂移到半导体主体1中，且因此，n型掺杂的第一区域12已扩展，并且已合并在一起以形成一个连续的第一区域12。在图15和图16中，功能部分11的在顶侧10正下方的整个区域由n型掺杂的第一区域12形成。然而，与沟槽相邻的第一区域12的掺杂浓度和延伸大于在沟槽2之间的中心的掺杂浓度和延伸。第一区域12在其中心具有凹口。

[0083] 图17示出了该方法中的位置，其中保护层4已共形地沉积到顶侧10上，使得掩模3的第一区段31和第二区段32被保护层4覆盖。保护层4例如为SiO2。保护层4在沟槽2和功能部分11、11a之上连续地延伸。保护层4具有层厚度，该层厚度经选择使得凹槽40形成在通道部分的区域中。保护层4的厚度例如至多为功能部分11的宽度。在凹槽的区域中，保护层4具有与沟槽2的区域中近似相同的厚度。

[0084] 图17中指示了执行注入工艺，其中将第二类型掺杂剂(此处呈p型掺杂剂的形式)穿过保护层4并穿过顶侧10注入到半导体主体1中。再次，使用定向注入方法，其中注入角度为0°，即注入主方向垂直于顶侧10。

[0085] 如图18(该图更详细地示出了图17的功能部分11)中可以看到，穿过保护层4、靠近沟槽2的行进路径比在功能部分11的中心更大。这是共形沉积保护层4的结果。因此，第二类型掺杂剂的注入强度在功能部分11的中心的区域中比在与沟槽2相邻的区域中更大。由于保护层4的层厚度d大于D，因此与沟槽相邻的第一区域12被保护层4高效地遮挡以免受第二类型掺杂剂的影响，使得第一区域12的这一部分受保护以免于转换成p型掺杂区域。

[0086] 这样做的结果在图19和图20的位置中示出，其中，由于注入有第二类型掺杂剂，因此p型的第二区域13已形成在功能部分11的中心并已将第一区域12划分成两个第一区域12。因此，与沟槽2相邻，第一区域12的多部分已得以保留，因为在这些区域中，第二类型掺杂剂的量不足以将n型的第一区域12完全转变为p型区域。

[0087] 图21示出了在保护层4已被蚀刻掉之后该方法中的另外的位置，使得功能部分11、11a被暴露。此外，(例如，金属的)第一主电极5已沉积到功能部分11上，使得第一主电极5电接触功能部分11的第一区域12和第二区域13。在图21中可以进一步看到，结构(即，掩模3的残余部分)得以保留在沟槽2的区域中。这些残余结构留在最终半导体器件中。

[0088] 与图21中所示的情况不同，主电极5还可在伪部分11a的至少一些区域中接触半导体主体1。

[0089] 图22示出了利用前面描述的方法所生产的半导体器件100的示例性实施例。在半导体主体1的与顶侧10相对的底侧上，已沉积了第二主电极8。第二主电极8与半导体主体1的p型的第五区域16(集电极层或漏极层或阳极层)直接电接触。图22中所示的半导体器件100是IGBT。

[0090] 图24在半导体主体1的顶侧10的平面图中示出了图22的半导体器件100。如可以看到，功能部分11包括具有更大和更小宽度的不同区段，这些区段彼此交替。宽度较小的区段是窄的以至于在这些区段中未形成或未保留n型的第一区域12。在这些区段中，施加栅电极6，这些栅电极电连接到沟槽2中的导电材料20。图24中的虚线指示了图22的表示的截平面。
功能部分11的最大宽度例如为1.5μm。

[0091] 应强调的是，图24的配置实际上仅为一个示例。在进一步的示例性实施例中，可省略栅电极6和第一主电极5的交替放置，并且代替地，第一主电极5被施加在掩模3的顶部上的各处并且在绝缘层3被蚀刻的任何地方均与功能部分11、11a直接接触。然后，栅电极6可仅在由功能部分11、11a形成的“竖直条纹”的两端处与沟槽2中的导电材料20直接接触。

[0092] 在图23中，示出了在注入第一类型掺杂剂之前的半导体主体1的顶侧。如可以看到，掩模3包括第一区段31和第二区段32，其中，与功能部分11重叠的第二区段32具有交替的宽度。

[0093] 图25示出了该方法的第二示例性实施例中的位置。所示的位置对应于图7中所示的位置。与图7形成对比，掩模3在此处部分地由硅形成。SiO2的绝缘层21布置在硅(虚线区域)与半导体主体1之间并覆盖顶侧10。

[0094] 图26示出了最终半导体器件100，其中掩模3的残余结构包括Si或由其组成。在掩模3至少部分地为Si的情况下，由于Si和SiO2的选择性不同，因此为了暴露功能部分11、11a，可以更精确地执行蚀刻工艺。

[0095] 在如所陈述的图1至图26中所示的实施例表示改进的方法和改进的半导体器件的示例性实施例；因此，它们并不构成根据改进的方法和改进的半导体器件的所有实施例的完整列表。实际的半导体器件和方法可与所示的实施例例如在布置方面不同。

[0096] 附图标记

[0097] 1 半导体主体

[0098] 2 沟槽

[0099] 3 掩模

[0100] 4 保护层

[0101] 5 第一主电极

[0102] 6 栅电极

[0103] 7 掩模

[0104] 8 第二主电极

[0105] 10 顶侧

[0106] 11 功能部分

[0107] 11a 另外的功能部分

[0108] 12 第一区域

[0109] 13 第二区域

[0110] 14 第三区域

[0111] 14a 第三区域的区段

[0112] 14b 第三区域的区段

[0113] 14c 第三区域的区段

[0114] 15 第四区域

[0115] 16 第五区域

[0116] 20 导电材料

[0117] 21 绝缘层

[0118] 30 辅助掩模

[0119] 31掩模3的第一区段

[0120] 32掩模3的第二区段

[0121] 40 凹槽

[0122] 100 半导体器件

[0123] H 厚度

[0124] W 宽度

[0125] D 距离

[0126] d 层厚度

[0127] α 倾斜角度

[0128] S1至S4方法步骤